登录社区云，与社区用户共同成长
邀请您加入社区
本文介绍了飞腾D2000处理器在Reworks操作系统下实现PCIe XDMA驱动适配的完整方案。重点讲解了XDMA驱动的核心功能实现，包括H2C/C2H数据通道、MSI中断处理、BAR空间配置等关键技术点。文章提供了详细的驱动架构设计、飞腾平台BSP适配流程、字符设备操作实现，以及可直接编译运行的用户态测试代码。针对国产化环境中常见的MSI中断不触发、数据异常等问题给出了解决方案。该方案已在实际
PCIe训练器仿真EP设备时的BDF分配机制解析 摘要：PCIe训练器在仿真EP模式时，其BDF(Bus:Device.Function)并非设备预设，而是由系统枚举过程动态分配。当FPGA正确模拟EP的配置空间（包括VendorID、ClassCode等关键字段）且链路正常时，RootComplex会在初始化扫描中发现该设备并为其分配BDF。具体表现为：1）系统通过探测候选地址空间来识别有效设备
在跨时钟域处理(一)中，我们介绍了针对单bit信号的跨时钟域处理方法—使用DFF打两拍，然而这个方法对多bit的数据并不管用。首先，我们知道，使用DFF打两拍可以基本消除亚稳态的问题，但是无法保证采样得到的数据是正确的，因此，如果现在要采样的是一个多bit的跨时钟域信号，比如4bit信号，那么由于建立时间和保持时间的违例，虽然在打两拍之后可以得到一个稳定的数据，但该数据的每一个bit都不一定是正确
1、前言常用的多bit信号的跨时钟域处理方法有两种：①使用异步FIFO进行数据同步。②采用握手方式进行数据同步。
跨页符是一种符号，用于在电路原理图中表示信号从一个页面跨越到另一个页面。它确保了即使信号分布在多个页面上，也能保持电气连接的一致性。跨页符的使用使得原理图的布局更加灵活和清晰，特别是在处理复杂电路时。跨页符是电路原理图中用于连接不同页面之间信号的重要工具。通过正确使用跨页符，可以使得原理图的布局更加灵活和清晰，同时确保信号连接的正确性和一致性。在实际应用中，应注意跨页符的命名规则、作用范围以及与其
以任意信号发生器项目为例，完整的IP核设计流程包括：创建IP核、打包调用IP核、配置逻辑分析仪ILA和虚拟输入输出VIO IP核用于调试、BD设计、编译输出、下载后用VIO模拟输出、ILA观察输出信号。优化一个因逻辑设计不当引起的时序违例项目，可以从多个层面入手：时钟约束层、资源合理分布层、时序报告理解层、元件映射层、布线布局约束层。不同的综合策略对最终时序结果影响显著，有的侧重面积，有的侧重速度
参与者：三个独立运行的微电网（MG1、MG2、MG3）合作条件联盟总收益大于各成员独立运行收益之和每个成员在联盟中获得的收益不低于其独立运行收益目标：通过合作实现社会总成本最小化与个体支付效益最大化。
AS5600 的 PWM 时钟是。
genRTL是专为ASIC/FPGA开发打造的AI原生平台，聚焦硬件设计全流程，提供从规划到验证的闭环解决方案。与通用AI编程工具不同，其核心优势在于深度理解硬件特性，通过四大关键能力重构开发范式：1）基于需求分析的智能设计规划；2）符合工业级标准的RTL生成；3）结合验证反馈的调试修复；4）支持CBB模块复用的资产沉淀。平台特别强调assertion-aware的验证前置理念，将传统割裂的设计-
摘要：本文提出HeteroInfer系统，针对移动SoC加速异构LLM推理进行优化。系统采用阶段特异性策略：prefill阶段最大化计算吞吐，decoding阶段优化内存带宽利用率。通过GPU-NPU协同计算，实现层级和细粒度张量级并行，并设计快速同步机制降低异构计算开销。实验表明，相比现有方案，HeteroInfer在端到端性能上提升1.34-6.02倍，同时降低55%能耗。该系统有效解决了移动
瑞芯微RV1103G1是一款超低功耗AI视觉处理器SoC，面向成本敏感型智能设备。该芯片采用单核A7架构（1.0GHz），集成0.5TOPS NPU算力，支持1080p H.264编码和4MP ISP处理，典型功耗仅100-300mW。相比RV1106精简了部分功能，但保留了基础AI视觉能力，特别适合智能门铃、安防IPC等应用场景。开发需注意内存限制（建议64MB DDR2）和模型优化（仅支持轻量
本文详细介绍了ARM Cortex-M4中的VTOR（向量表偏移寄存器），该寄存器用于指定中断向量表在内存中的位置。文章通过Keil仿真示例展示了默认向量表地址0x08000000与Flash起始地址的关系，重点讲解了在Bootloader应用中如何通过VTOR实现向量表重定位，包括设置偏移地址(如0x20000)和注意事项(偏移量需为512字节整数倍)。最后指出VTOR为嵌入式系统提供了灵活的中
本文介绍了UPF（统一功耗格式）中的电源域（Power Domain）概念及其应用。电源域是一组共享相同电源管理特性的设计元素，可以独立控制电压、开关状态等。文章详细讲解了电源域的创建方法、层次化结构、边界定义和元素归属规则，并通过实际SoC示例说明如何划分多级电源域以实现精细功耗管理。重点包括：必须创建主电源域作为基准，使用create_power_domain命令定义域范围，以及层次化域结构对
本文探讨了Q-Learning算法在FPGA上的硬件实现方案。文章详细介绍了Q-Learning的核心原理，包括Q值更新公式和ε-贪心策略，并提出了完整的FPGA实现架构。该架构包含Q表存储模块、最大Q值查找模块、TD误差计算模块、Q值更新模块以及ε-贪心策略实现等关键组件。通过Verilog硬件描述语言，实现了包括状态机控制、并行计算和流水线处理在内的优化设计。特别地，文章还提出了ε衰减机制来平
可以用时序仿真的方法来检查时序（timing），即在仿真时向元件或路径中加入和实际相符的延迟信息，并进行相关计算来确定时序是否满足。它不关心逻辑功能的正确与否，只对设计中的时序进行计算分析，来确定电路中是否存在违反 (violation) 时序约束的设计。所以，大多数逻辑门单元库中的延迟信息，都是以路径延迟的方式给出的。到最后一个门单元上的延迟会因路径的不同而不同，此时取最大延时作为最后一个门单元
该工程实现了PL通过HP接口（8个字节）下使用AXI协议往DDR中写数据。PS读取处理。这种就是不断地读那块资源。CPU资源浪费下节是DMA当前简单的传输1.PS并不知道什么时候传输数据，需要PL给一个中断，然后PS读取中断以后，在进行读取。2PL端口要告诉PS从哪个地址写入的数据，都需要PL告诉PS 端口GP接口是PS和PL 少量数据的接口。但是要大数据交互需要用到高性能总线HP接口 把数据送给
特性维度峰值 (Peak Value)有效值 (Effective Value / RMS)定义一个周期内，信号所能达到的最大瞬时值（可能是正或负的最大绝对值）15根据热效应原理，与产生相同热量的直流电等效的数值24别名最大值、幅值均方根值 (Root Mean Square, RMS)关注点信号的极端强度、电压的最大应力信号的平均做功能力、实际效果数学关系 (正弦波)基准值有效值
容值表示法：三数值表示法：前两位有效数字，最后位为数量级（如102=1nF）小数命名法：时用R表示小数点（如0R5=0.5pF）精度代码：D: ±0.5pFF: ±1%(封装选择技巧：优先0603以上封装（0402需专用气动飞达，步距8×2mm更小）常见封装代码：0402/0603/0805/1206材质特性：C代码代表COG/NPO材质（温度稳定性好）MPO材质用C表示（适合100pF以下小容量
••零中频 的公式核心是正交分解 和基带处理，其简洁性（fIF=0）是最大优势，但也带来了直流偏移等特有挑战。••低中频 的公式核心是频率规划（选择 fIF）和镜像抑制（IRR），通过牺牲一定的简洁性来规避零中频的某些问题。希望这些公式能帮助你更精确地理解和使用这两种重要的接收机架构。
电容在电路中作用，工作状态：根据能量流动方向可分为充电和放电两种工作模式。
本文介绍了一种基于FPGA的智能电子小狗系统，通过PWM舵机控制实现多种运动姿态，利用OLED屏幕显示丰富表情，并采用WiFi通信实现远程控制。系统包含三大核心模块：1）四路PWM舵机控制器，采用Verilog实现精确角度控制；2）I2C驱动的OLED表情显示系统；3）ESP8266 WiFi通信模块，实现上位机指令透传。重点阐述了舵机PWM控制算法（20ms周期，0.5-2.5ms脉宽对应0-1
摘要：LC滤波器设计中，论述了几种抑制谐振的方法。
这些指令共同构成了操作SPI Flash的完整流程。一个典型的写入流程发送。发送擦除指令（如）擦除目标区域。轮询直到芯片就绪。再次发送。发送WRITE_CMD或进行数据写入。轮询直到写入完成。
电容刚开始导通是短路的状态，产生一个浪涌电流，电流很大。
优先SPI：SPI从DMA受益最大，速度提升显著慎用I2C：仅在大数据块传输时使用活用UART IDLE：高效处理不定长数据内存是关键：使用DTCM或AXI SRAM提升带宽错误处理必备：尤其I2C需完善错误恢复。
本文分享了在集创赛中使用紫光以太网例程的调试经验。首先简要介绍了以太网帧结构（前导码、MAC地址、类型字段、数据域和FCS校验）。然后详细说明了调试步骤：1）更新工程版本并替换IP核；2）处理check_sum.vh文件报错；3）修改顶层文件中的IP/MAC地址；4）通过ARP请求测试连接；5）使用cmd配置静态路由并验证通信。特别提醒修改发送数据时要注意数据长度一致性，建议先仿真验证。最后提供了
本文介绍了使用74HC165芯片实现并行转串行输入扩展的方法。主要内容包括：74HC165的引脚功能与时序特点、与单片机的硬件连接方案（单芯片及级联配置）、软件读取流程（8位/16位数据读取）、按键消抖处理、实际应用示例以及与74HC595的配合使用技巧。文章还探讨了利用SPI接口简化操作的方法，并提供了常见问题的排查建议。该方案能有效扩展输入接口数量，特别适用于多按键、多开关等应用场景。
CLK由主控产生：从设备永远不能主动产生时钟通信必须成对：每次传输都需要主设备发起空闲状态保持：传输结束后CLK保持CPOL定义的电平片选管理严格：CS信号必须在传输前有效，传输后无效。
fpga开发
——fpga开发
联系我们（工作时间：8:30-22:00）
400-660-0108 kefu@csdn.net
openEuler 社区
AtomGit开源社区
EazyDevelop社区
魔珐星云开发社区
2048 AI社区
AI硬件创业社区
