登录社区云，与社区用户共同成长
邀请您加入社区
随着AMD Versal自适应SoC在AI推理、边缘计算等复杂场景的应用，系统验证已成为开发瓶颈。传统FPGA模块化验证难以应对AIEngine、PL和软件协同工作的异构系统挑战。
AD2S82AHPZ是一款高精度旋变数字转换芯片，采用BiMOSII工艺和PLCC-44封装，支持10-16位可编程分辨率，最高精度达±22角秒。其核心为Ⅱ型伺服跟踪环路架构，通过比率乘法器、相敏解调器等模块实现实时角度跟踪，跟踪速率最高1040RPS。芯片提供速度输出、方向信号等辅助功能，可直接构建闭环控制系统。该器件具有±12V宽电压供电、300mW低功耗特性，适用于数控机床、工业机器人、航空
写电路 (RTL)：用logic(四态)。写测试平台 (Testbench/验证)：用bitint(两态) 来处理非硬件信号的数据。你在书上看到关于int和integer的区别了吗？integer是 Verilog 留下的老古董（四态），而int才是 SV 的亲儿子（两态）。想试试用typedef结合bit来定义一个特定位宽的地址类型吗？二、显式与隐式变量和线网类型在 SystemVerilog
CLI 解析 → YAML 配置加载 → spdlog 日志初始化 → Prometheus 监控指标注册 → 硬件枚举（USB3/GigE/FPGA/IMU）→ 硬件就绪检查 → 传感器上电（VCSEL 激光安全检查 + FPGA bitstream 上传 + IMU 复位）→ 标定数据加载（— Watchdog 心跳检查 → 僵死线程检测 → 最多 3 次自动重启 → 超限则紧急停机 → 性能
时钟路径上无动态的、不可知的延迟源，只有一个固定延迟的分配网络（如 BUFG）。因此，扇出之间的相位差是一个常数，它们是完全的同步时钟，必须参与正常的 STA 建立/保持检查。这也就是为什么在 STA 约束中，我们要正确地追溯时钟根源，通过主时钟+生成时钟的方式构建时钟树，而不是草率地定义多个独立主时钟。只要我们将这个新时钟通过明确绑定到它的源主时钟上，STA 工具就可以利用标准单元库的延迟模型，
XC7Z020-2CLG484I 是 AMD（Xilinx）Zynq-7000 SoC 家族中的一颗中高端器件。它把一套 Arm Cortex-A9 处理系统（PS）和一套 28nm Xilinx 可编程逻辑（PL）集成在同一颗芯片里，属于典型的“CPU + FPGA”异构 SoC 方案。与传统单纯 FPGA 不同，它既能跑操作系统、协议栈和控制程序，也能用 FPGA 做硬件级并行加速。
OSI 七层模型（理论）应用层，表示层，会话层，传输层，网络层，数据链路层，物理层TCP/IP 五层模型（实际在用）应用层，传输层，网络层，数据链路层，物理层数据链路层：ARP 把IP 地址转换成对应的MAC 物理地址网络层：IP 分配主机地址（A 类私有B 类私有C 类私有（最常用）传输层：TCP、UDPHTTP/HTTPS网页访问、FTP/SFTP文件传输、DNS域名解析、SSH远程登录 Li
零、说在前面补充了其中细节并记录了本小白在复刻过程中遇到的坑。这里糅合了各位大佬的文章、视频、代码以及一些自己的理解，被作者厚着脸皮贴了原创的标签。引用的文章链接会尽量在引用段落后标出。如果构成了抄袭请联系作者，作者马上删掉。2. 由于本小白买不起一手的Kria KV260，所以要自行查阅配置要求选购配件。4. 如果你已经非常熟悉KV260，可以直奔第三部分。那么一起开始吧。
这篇短文探讨了如何通过STM32数据手册学习电路设计的方法。作者建议以手册中的参考电路为模板，结合自身学习3D建模的经验，制定循序渐进的学习计划：白天专注主业，晚上抽空撰写技术博客，每周固定练习原理图绘制，并借助AI工具进行分析交流。文章强调从基础做起（"先解决1再解决100"），通过分解任务、持续实践来掌握电路设计技能。这种学习方法既系统又灵活，兼顾专业提升与知识沉淀。
通过LMS Test.Lab软件进行模态参数辨识，提取前六阶模态频率：第一阶127赫兹（弯曲振型），第二阶189赫兹（扭转振型），第三阶305赫兹（呼吸振型），第四阶412赫兹，第五阶588赫兹，第六阶734赫兹。压缩机正常工作转速范围为2200至3600转每分钟，对应的基频及其谐波为36.7至60赫兹，其二次谐波73.3至120赫兹，三次谐波110至180赫兹。在实际系统中，次级通道模型通过离线
作为凯云核心仿真测试产品，SimuRTS 以实时仿真为核心，以自主技术为根基，以全场景适配为优势，不仅填补了国内高端实时仿真工具的空白，更成为国防工业、高端制造国产化升级的关键支撑。未来，凯云将持续深耕仿真测试领域，迭代升级产品能力，为中国工业软件自主可控与高端制造创新发展持续赋能。
PCB 命名遵循 “产品型号 + 功能代码 + 设计序号 + 版本” 格式，例如 “AIP25-Lab-V1.0”。严禁直接覆盖旧版文件，确保设计版本的可追溯性和规范性。采用 FR4 环氧玻璃布。厚度范围为 0.5 - 3mm， 若采用自动剪脚工艺，板厚限制在 2mm 以内，常规推荐厚度为 1.6mm。常规情况下选择 35μm 铜厚，对于大电流场景，可选用 70μm 或 90μm 铜厚。一般立创可
跨时钟域（CDC, Clock Domain Crossing）是数字芯片设计中最高频的故障来源之一。采样值不确定（0 或 1）亚稳态传播至下游逻辑多 bit 信号出现数据不一致（部分 bit 被新时钟采样、部分 bit 被旧时钟采样）CDC 同步器是解决上述问题的基本单元。本文从亚稳态物理机制出发，逐一解析五种同步器结构的原理、适用场景与 RTL 实现。单 bit 电平信号→ 2-FF 同步器（
摘要：昨日在客户会议室举行的PCIe5.0x16协议分析仪技术交流会上，通过2小时的LiveDemo展示了SerialTek分析仪的关键功能。重点包括：协议分析仪与示波器的本质区别、Interposer的工作原理、Gen5/6信号保真性的重要性、内置高性能服务器的创新架构、浏览器远程管理优势，以及LTSSM状态分析和L1.2低功耗调试等核心议题。特别强调现代协议分析仪需保持链路透明性，避免掩盖原始
本文分享了PCIe5.0x16协议分析仪的使用指南，基于实验室实测视频和技术交流经验整理而成。主要内容包括：1）分析仪的作用是监听PCIe链路状态，解决服务器、GPU等设备的调试难题；2）硬件连接要点，强调Gen5对供电和线缆的高要求；3）软件界面解析，重点介绍LTSSM状态监测对问题诊断的关键作用；4）性能分析方法，如NVMe命令追踪和延迟统计；5）强调PCIe协议分析在现代系统中的重要性，建议
在vs code中下载如图所示插件(digital IDE)：下载为特定版本（选最新的）的VSIX。
根据正点原子开源教程，记录一些内容，主要章节包括II2读写EEPROM、AD/DA、PLSYSMON。正点原子的教程文档结构——概述、硬件设计、实验任务、程序设计、上板调试，在设计文档化上，很有参考价值。
安装平台：Ubuntu 20.04.6 LTSCocotb版本：V1.9.2仿真器：icarus verilog看波形工具：gtkwaveCocotb（COroutine Control Bus）是一个用Python语言编写的开源验证框架，用于对Verilog和VHDL的硬件设计进行仿真，测试用例也是纯Python编写，可以完全替代传统的SystemVerilog或UVM测试平台。
FPGA（负责高速采集） + RK3588（负责AI推理/后处理）的异构架构。
本文对比分析了Intel Quartus中免费IP核与付费IP核的特点与应用场景。免费IP核适用于教学、原型验证等基础项目，包含存储、接口、时钟管理等基础模块；付费IP核则针对5G通信、高速以太网、AI加速等高性能应用，提供优化算法和官方技术支持。文章详细列举了两类IP核的具体功能，并建议开发者根据项目需求合理组合使用，同时指出获取付费IP源码可提升定制化开发能力。最后强调在商业级高性能项目中，付
鉴于PLFM_RADAR项目当前在github非常火爆，因此本博主打算在遵从项目开源协议的框架下对硬件进行复刻，并实时跟踪项目进展状态，感兴趣的开发者后台和博主一起学习交流。
《液冷系统的隐形挑战：从硬件散热到化学健康管理》 随着AI数据中心大规模部署液冷技术，行业关注点正从传统的漏液检测转向更隐蔽的系统健康问题。当单柜功耗突破100kW，冷却液质量成为关键的生命线——铜离子腐蚀、微生物滋生、化学添加剂消耗等慢性问题，可能悄然侵蚀整个集群的稳定性。 新兴的冷却液健康监测技术正在填补这一空白，通过实时追踪铜离子浓度、杀菌剂效力等化学指标，将液冷系统的"亚健康状态
当前挑战与突破方向物理极限突破2nm GAA晶体管沟道厚度：3nmEUV双图案化技术碳纳米管互连电阻：<100Ω/μm设计范式变革复制下载// 存算一体架构示例i<128;i++)// 在存储器内完成乘加endendmodule工程师能力矩阵能力层级基础能力进阶能力前沿能力设计能力Verilog基础设计时序/功耗协同优化3D-IC异构集成验证能力模块级仿真UVM验证方法学形式化证明实现能力FPGA
数字电子技术作为现代信息社会的基石，其重要性日益凸显。EDA工具实操：Multisim仿真基础电路，Vivado进行FPGA开发硬件描述语言：熟练使用Verilog/VHDL进行模块化设计信号完整性分析：掌握高速数字电路的时序与噪声控制系统级设计思维：理解软硬件协同设计方法技术发展的本质在于持续创新：当FinFET晶体管尺寸逼近物理极限，当传统冯·诺依曼架构遭遇内存墙挑战，正是对基础原理的深刻理解
本文是FPGA部署CNN手写识别系列的第二篇章，聚焦卷积神经网络的核心运算单元——多通道并行卷积模块的硬件实现。通过参数化Verilog设计，创新性地解决了输入数据展平解包、跨通道累加优化、动态位宽饱和处理等关键问题。模块支持3×3/5×5等任意卷积核尺寸，提供完备的测试验证方案（100%通过15项压力测试），已开源全部代码。跟随本设计，您将掌握：CNN卷积层的硬件架构思维、FPGA并行计算优化技
本文提出了一种基于神经网络（NN）的负载机械速度估计器的实用实现，适用于具有弹性耦合（elastic coupling）的驱动系统，使用可重构FPGA。该系统的独特之处在于多层神经网络被实现于置于NI CompactRIO控制器内部的FPGA中。作为状态估计器（state estimator）的神经网络是使用Levenberg-Marquardt算法进行训练的。本文提出了一种适用于此类硬件平台的多
根据操作依赖性和算法映射，ip在图上的邻居IP分别被指定为ip.prev和ip.next，根据预先定义的StM属性，为每个实例化的IP建立StM，以存储整个执行过程中的不同状态。而第二阶段的DSE的作用就是找出最佳的划块因子，片上网络模板，数据访问和重用模式，提高DNN加速器的性能。第一种设计并未成功。AutoAI2C的代码[3]被用来模拟整个遗传算法，从硬件IP池中生成常用和适用于AlexNet
摘要：FPGA是一种可编程逻辑器件，具有灵活性和可重构性，广泛应用于通信、图像处理、人工智能等领域。其发展经历了发明、扩展、积累和系统时代四个阶段，结构包括可编程逻辑单元、输入输出块等组件。FPGA开发流程包括设计定义、HDL实现、功能仿真等步骤。未来，FPGA将向更高工艺、更高集成度发展，并与5G、AI等技术深度融合。国产FPGA产业正加速发展，有望实现技术突破和市场替代。FPGA凭借其并行处理
FPGA行业近年来持续火热，吸引了众多转行者。FPGA因其灵活可编程的特性，在通信、图像处理、人工智能边缘计算、车载系统等多个领域广泛应用。资深工程师建议，无论未来从事哪个系列的FPGA开发，扎实的基础能力是关键，如时序分析、资源利用率优化等。FPGA前端设计工程师需掌握数字电路设计、Verilog或VHDL、时序约束、开发工具使用等技能。
FPGA是一种可重构的可编程芯片，广泛应用于通信、工业、人工智能等领域。成为FPGA工程师需掌握Verilog语言、数字电路基础、主流开发工具及设计流程。具备项目经验和系统设计思维尤为重要。FPGA行业人才紧缺，发展前景广阔。
然而，对于浮点精度，所有乘积结果都必须在加法之前进行移位，这使得无法利用 DSP 的级联电路进行优化。本文提出了一种新的浮点格式 ， 称为共享指数浮点 (SFP)，旨在结合低精度和共享指数方案的优势。此外，我们对多种神经网络进行了测试，结果表明，该格式可用于直接量化全精度模型，并且无需微调即可实现非常低的精度损失（±1%）。块中的每个数据由 E ，年代 和 M ，分别表示指数、符号、尾数部分，其中
想要彻底掌握数据通信和存储系统中的“安全卫士”——CRC校验？这份教程是你的终极指南！🔥 亮点直达：理论+实战双驱动：从多项式原理到模2运算，深入浅出解析CRC核心机制，零基础也能轻松入门！多语言代码实战：提供Python与Verilog双版本实现，涵盖字节处理、位反转、参数配置等关键细节，直接移植到你的项目中！工业级标准全覆盖：详解CRC-8、CRC-16、CRC-32等主流标准参数，对比表格
本文主要对于硬件描述语言进行简答介绍，包括硬件描述语言的简介、硬件编程语言的发展历史、两种硬件描述的比较、硬件描述语言的的应用场景，其中主要介绍硬件描述语言应用于人工智能、消费电子、数字信号处理、医疗领域、无线通信领域、智能驾驶、集成电路（IC）设计和航空航天领域，最后介绍了基本程序结构，包括基本程序结构、基本语句和描述方法以及仿真
现场可编程门阵列（FPGA）是一种特殊的半导体器件，与传统芯片不同，它在制造完成后，用户仍可通过编程对其内部电路结构进行任意修改，以满足不同应用场景的需求。这种独特的灵活性赋予了 FPGA 在性能、功耗和开发成本之间达到出色平衡的能力。自诞生以来，FPGA 在电信、工业控制、高性能计算等众多领域得到了广泛应用。例如，在电信领域，它可用于实现复杂的信号处理算法，满足不同通信标准对信号处理的要求；在工
随着 6G 研究的蓬勃发展以及众多新技术的涌现，有一点显而易见：AI/ML 将在下一代 RAN 中占据重要地位。它将在实现网络基础设施的各个方面发挥关键作用，从无线单元、基带处理到网络核心，再到系统管理、编排和动态优化流程。GPU 硬件与编程框架对于实现软件定义的原生 AI 通信基础设施的愿景至关重要。人工智能/机器学习在物理层的应用尤其成为热门研究课题。人们非常重视神经网络架构和优化策略，这些策
GPU（Graphics Processing Unit），中文为图形处理器，又叫显示核心、视觉处理器、显示芯片，是一种专用于图像和图形运算的微处理器，广泛应用于个人电脑、工作站、游戏主机、移动设备（如手机、平板）等终端中。GPU 最初是为了加速图形渲染和游戏图像而诞生的，随着人工智能、科学计算、大数据等技术的发展，GPU的通用计算能力（GPGPU）逐渐成为计算领域的新动力源。如今，不仅仅是图像处
这个脚本是Vitis AI应用部署流程的重要组成部分，它在边缘设备上安装必要的运行时环境，使设备能够执行使用Vitis AI开发的应用。这些库使边缘设备能够运行使用Vitis AI开发和优化的深度学习应用程序，充分利用Xilinx硬件加速器（如DPU）的性能。通过这种方式，开发者可以充分利用PC的强大计算能力进行开发，同时确保应用能在边缘设备上高效运行，实现高性能的边缘AI计算。这种分离的方式允许
随着电力电子技术、控制理论和人工智能技术的不断进步，未来的电机驱动系统将朝着高性能、高效率、高可靠性和智能化的方向发展，为各行各业的自动化和智能化提供更强大的动力。交流电机，尤其是感应电机和同步电机，以其可靠性高、维护简单、效率高等优点，成为现代工业领域的主流电机类型。随着电力电子技术的不断发展，新型功率器件的性能不断提高，为电机驱动系统的性能提升提供了有力支撑。电力电子器件是电机驱动系统的核心组
在本深度学习 (DL) 教程中，您将使用一个公共领域的卷积神经网络 (CNN)，如ResNet18，并通过堆栈在 FPGA 设备上运行 DL 推理；该应用程序对图像中“汽车对象”的不同颜色进行分类。尽管 ResNet18 已经在PyTorch框架中的ImageNet数据集上进行了训练，但您将使用数据集（简称VCoR）重新训练它。
FPGA工程师是专注于FPGA硬件设计和开发的技术人员，主要负责通过EDA设计工具进行FPGA的设计、实现、验证等工作，最终生成硬件电路图和配置文件。FPGA工程师的工作内容涉及从系统级设计到硬件描述、验证、调试等多个方面，涵盖了广泛的技术领域。这个岗位对于新手来说门槛相对较低，但随着技术的深入，工作复杂度逐渐增大，对工程师的能力要求也越来越高。随着FPGA在通信、自动化、人工智能等领域的广泛应用
xilinx KV260 是 Kria 系列的开发板，全名应该是 Kria KV260 视觉 AI 开发套件。这款开发板专为边缘视觉应用设计，特别是针对那些需要高性能计算能力的应用场景，如机器学习、计算机视觉等。KV260 开发板集成了 Xilinx 的 Zynq UltraScale+ MPSoC 器件，该器件结合了 ARM 多核处理器与 FPGA 可编程逻辑，能够在提供软件可编程能力的同时，也
Jetson Orin NX 集成了 NVIDIA 强大的 Ampere 架构 GPU，专为边缘计算和 AI 推理任务设计，支持强大的深度学习模型推理能力，适用于图像识别、物体检测、自然语言处理等领域。试想一些典型的 AI 应用场景，比如工业质检，既要毫秒级的机械臂控制，又需运行精密的视觉算法；以智能汽车与自动驾驶为例，FPGA 处理传感器数据的预处理和初步分析，GPU 负责深度学习推理，执行复杂
fpga开发
——fpga开发
联系我们（工作时间：8:30-22:00）
400-660-0108 kefu@csdn.net
AtomGit开源社区
DAMO开发者矩阵
DeepSeek技术社区
openEuler 社区
科技大视野开发者社区
全球具身智能开发者社区
2048 AI社区
脑启社区
