3.衍射极限：当像元尺寸小到一定程度（例如小于F8光圈下的艾里斑尺寸），光线衍射会使得相邻像素的光线相互干扰，导致实际分辨率无法随像素数增加而线性提升，反而会因噪点增加导致画质下降。小像元：可以排列更多的像素，从而获得更高的输出分辨率（像素数），能记录更精细的静态细节，在光线极好、打印超大尺寸时更有优势。所以，这个就没法对比了。小像元感光面积小，收集的光子小，信号比较弱，这样有效信号更加容易被传感

SystemC 是一种基于 C++ 的硬件描述语言，通常用于高层次的硬件建模和系统设计，特别是在嵌入式系统、硬件加速器以及复杂系统级设计中。相比之下，C/C++ 更适合于算法级的建模与设计，适用于快速开发和算法验证，但它在系统级硬件设计、并行性和时序建模方面的功能不如 SystemC 强大。SystemC：通过硬件抽象，能够让设计人员在更高的层次上描述硬件特性（例如时序、并行性、总线协议等），并与

6.如果指定的时延比由 Vivado HLS 判定的时延多 3 个或 3 个以上周期，Vivado HLS 会向运算的输出以及运算的输入侧添加寄存器。Vivado HLS 会自动判定任何附加的寄存器的位置。5.如果使用latency添加的时延比vivado hls判定的时延多2个时钟周期，vivado hls会向运算符输出和输入侧都添加新的输出寄存器。4.如果使用latency添加的时延比viva

8.不同的sensor有差异，特别是老化的sensor，接口容易不稳定，建议是训练时间稍微长一点，特别是高温或者低温恶劣条件下，3.在对这些影响当前帧或者下一帧的寄存器，一旦更新，设置或者改变，必须要进行refresh刷新，或者说是flush，或者说。2.sensor设置中，曝光时间，曝光模式，最小帧时间，最大帧时间，帧模式，行间隔，开窗，数字增益，模拟增益这些。5.一般所存寄存器值的目的是对下一

默认情况下，基地址为0x0这个地址，实际上可以使用指令进行基地址的设置。可以直接加个端口，也可以使用指令约束加端口，或者使用axilite来指定。volatile修饰的memory访问是memory_io_acees，而不是memory_aceess,这个会影响总线访问DDR的效率的。这个有时候会影响效率，有时候不影响，用户可以自己测试看看，我这里就是提醒一下！需要进行接口配置，来完成64bit的

二、顶层核心代码设计。

中的数组d可以作为output array变量，可以约束为axis接口。中的数组c可以作为input array变量，可以约束为axis接口。中的b作为output scalar变量，可以约束为axis接口。中的a作为input scalar变量，可以约束为axis接口。中的指针e可以约束为axis接口。中的指针f可以约束为axis接口。

c/rtl仿真，会出现：WARNING: Hls::stream 'hls::stream<ap_axiu<24, 1, 1, 1> >.2' is read while empty, which may result in RTL simulation hanging.4.ap_none信号的取值时机是靠用户和TB找准时机取值，比如ap_none的变量取值一次，hls::stream变量也是取值

ARRAY_MAP 指令的 offset 选项用于指定使用 horizontal 选项时后续数组添加到的位置。单一的数组的元素，也就是depth变大来实现。垂直映射，是并置多个数组生成更宽的位宽来合并多个数组。2.每个数组映射到器件上，可能映射为块RAM或者UltraRAM。任意一个FPGA中提供的。将数组的位宽变大的单一数组来实现。在设计中，代码中会存在大量的小型的数组，这样会浪费RAM的数量和

2.函数接口上的array数组或者函数接口上的结构体内的数组只能使用其中的一种优化，不能超过多种优化(一般函数接口的要求)1.不支持接口上的array数组或者接口上的结构体内的数据执行多次变化的用例。优化一：顶层函数的数组不能进行水平映射，水平映射会造成c/rtl仿真失败。优化三：对包含有数组的结构体进行数据打包，会造成c/rtl仿真失败。3.对顶层函数接口的优化，需要注意(顶层函数的接口优化需要