关注、星标公众号，精彩内容每日送达来源：网络素材清华大学自推出《DeepSeek：从入门到精通》操作手册后，在网络引起热议，帮助众多小白进阶使用DeepSeek。近期，清华大学又推出了《DeepSeek如何赋能职场应用》操作手册，该手册旨在帮助职场人士更好地理解和应用DeepSeek这一强大的AI工具，帮助职场人士从入门到精通DeepSeek的使用。之前看过很多教程，大多数并不适用于不太懂AI大.

此外还加入了 自定义 RTL 文件，通过 UART 提供 AXI 访问，用来演示 自定义 RTL 与 IP 设计共存 的情况。只要我们保存 .srcs 目录 + .xpr 工程文件，就可以在任何地方完整重建 Vivado 工程。当然，在使用 Vivado 时，我们不仅需要处理源代码控制，还需要处理以 IP 为中心的设计产品。好消息是，从 Vivado 2022.1 开始，这一切已经变得非常清晰、也

Setup Debug:由于这种Debug方式是将Debug信息写入XDC文件的方式，vivado提示我们需要更新XDC文件，可以选择覆盖overwite现有的XDC文件，该选项并不会删除我们现有的XDC文件约束，而是将Debug信息添加在XDC约束后面，实际操作中会发现，并不是完全将新的ILA约束信息，添加在原有XDC文件之后，而是以vivado自己的方式，重新写我们的约束文件，即如果我们有重要

Project F 不是另一个纸上谈兵的教学框架，而是一整套“能跑起来”的真实工程逻辑项目。Project F 是一个完全开源的、面向学习者的 FPGA 教程项目，由英国开发者 Will Green 维护，旨在帮助开发者从零开始学习数字逻辑和硬件设计。教程默认基于开源工具链（Yosys + NextPNR），也支持 Vivado，让学习不再被 EDA 软件绑架。如果你点头了，那么今天推荐的开源项目

I/O 时钟布局器算法是一种基于规则的算法，可将网表中的时钟结构映射到具体规则。您可以使用 Vivado 中的 Ctrl+F 选项返回错误中提及的单元，或者使用 Tcl 脚本将错误消息中的单元和信号线放入 Tcl 变量中。对于复杂的时钟结构，可以通过混用多个单元和信号线的 CDR、LOC 与 CLOCK_REGION 约束来解决 I/O 时钟布局器错误。第 2 段属于规则中提到的最后一行。在 I/

在频率域进行去噪，假设图像和噪声均为随机过程，通过最小化均方误差来恢复图像。想要了解FPGA吗？这里有实例分享，ZYNQ设计，关注我们的公众号，探索。使用Sobel算子计算图像的一阶梯度，分别计算x和y方向的梯度。与Sobel类似，但使用不同的核，对梯度的响应更敏感。与均值滤波类似，但可以归一化，计算邻域像素的平均值。比Sobel算子有更高的精度，尤其对3x3的核。：简单，计算速度快，但去噪的同时

本书基于 AMD Xilinx FPGA 最新架构（7系列、UltraScale/UltraScale+、Versal ACAP）， 涵盖 RTL 编写风格、时序优化、布线拥塞分析等关键主题。“这本书的价值，不在于让你写出能跑的代码， 而是让你写出能过 timing、能被复用、能被量产的代码。📘 这不是一本“工具教程”， 而是教你如何让 FPGA 设计更优雅、更工程化的“方法论”。而如何从“能实

create_generated_clock -name clk_div -source [get_ports clk] -divide_by 2 [get_pins rega/Q] 意思是在rega单元的Q引脚上的时钟信号clk_div是由clk经过2分频得到的生成时钟。四类时序路径中，除了FPGA输入端口到输出端口这一特殊情况外，其他时序路径均由源时钟路径、数据路径和目的时钟路径三部分构成。1

这里带大家一起体验一下Vivado 的ECO流程，以vivado自带的Example Design为例, 直接用TCL命令修改网表，在正常的寄存器路径之间加一级LUT。有时我们需要在设计网表的基础上微调一下逻辑，这样可以无需修改代码，也无需重新做综合，在设计调试中可以节省时间同时维持其他逻辑无任何改动。可以看到这个新创建的LUT1所有端口(Pin)都是悬空的. 接下来的步骤要将这些pin连接到合适

综合时，如果开启了门控时钟转换，并将 gated_clock_conversion 设置为 auto（自动），clk1 占一个时钟周期，或在 clk1 上将 GATED_CLOCK 属性置位，那么该工具将把 clk1 信号连接到寄存器的 C 输入，并把 gate1 和 gate2 信号连接到触发器的 CE 输入。若门控时钟与新时钟驱动的寄存器在相同层级内处于不同层次，且存在保持整个层级静态的约束（