我们刚开始使用ZYNQ时，习惯使用JTAG在线将ZYNQ的PS和PL部分的配置文件烧录进ZYNQ，这样方便我们进行调试，但是却带来了掉电配置文件丢失的问题，因此，在我们学习ZYNQ的路上，必须要学会如何把配置文件保存进非易失的存储器件当中去。

蓝桥杯对于定时器这部分的考察主要集中在定时器中断PWM输出以及输入捕获三个方面，本节课着眼于应用，介绍一下定时器的使用。

SDRAM芯片需要配合专门的控制电路使用才能发挥功能，这一节我们将一步步分析，使用Verilog搭建一个SDRAM驱动控制器。

输入捕获的考题十分明确，就是测量输入脉冲波形的占空比和频率，对我们的板子而言，就是检测板载的两个信号发生器产生的信号：具体来说就是使用PA15和PB4来做输入捕获。输入捕获能够对输入信号的上升沿和下降沿进行捕获，并且记录下捕获时定时器的数值以及触发中断。借用一张图来阐明这个动作：边沿触发，产生捕获中断中断中读取当前的计数值CCR，并且将计数值清零退出中断因此通过计数值可以计算出高电平持续时间，这里

缩位运算符都是单目运算符，一般是将缩位运算符放置在操作数前面，如&A、|B、^C、^~D等等，注意千万不要放到后面去，缩微运算和前面讲的逻辑类运算区别度高，我们来看一下其综合的电路有什么特殊之处。结果说明，当in1为010和001时输出的结果都是一样的，也就是说010和001其实都代表着真，只有当in1=000时代表假，所以输出变成0。如“A===1'bx”当A等于x时，整体就为1，所以===更加