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STM32 HAL 库驱动 ESP8266 WiFi 模块

STM32 HAL 库驱动 ESP8266 WiFi 模块实验原理关于 ESP8266 WiFi 模块使用原理可以看我前面的博客WiFi 驱动代码连接将会放到文末这里我们将芯片换为 STM32F103ZET6,别问为什么,问就是引脚资源多CubeMX 配置USART2 与 USART3 配置这里我们使用的配置与前面我们配置 USART1 的方式完全一致:USART3 ...

#stm32#单片机#嵌入式硬件
RISC-V 编译环境搭建:riscv-gnu-toolchain 和 riscv-tools

这里我们需要使用 64 位基于 RV64G 的编译环境,选择编译 riscv64-unknown-linux-gnu-gcc。

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#risc-v#gnu
DDR 基础介绍 (一)——(演进、构成、存储原理)

DDR 基础介绍 (一)——(演进、构成、存储原理)我们常说的DDR,亦即DDR SDRAM,指的是PC端或者消费电子(手机,平板)中的内存,是 “Double Data Rate Synchronous Dynamic Random Access Memory”(双数据率同步动态随机存储器)的简称,它 允许在时钟脉冲的上升沿和下降沿传输数据,其主要作用是为了和CPU频率同步,进而大大提高数据..

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STM32 —— DMA 发送与接收数据详解

STM32 —— DMA 发送与接收数据详解简介DMA(Direct Memory Access) :直接存储器存取,是单片机的一个外设,它的主要功能是用来搬数据,但是不需要占用 CPU ,即在传输数据的时候,CPU 可以干其他的事情,好像是多线程一样。数据传输支持从外设到存储器或者存储器到存储器,这里的存储器可以是 SRAM 或者是 FLASHDMA传输将数据从一个地址空间复制到另一个地...

#stm32#单片机#嵌入式硬件
Jupyter —— 简单线性回归分析

Jupyter —— 简单线性回归分析我们在前面的博客中已经介绍了什么是线性回归:回归分析本片博客将从编程的角度介绍线性回归,这里主要分为使用 sklearn 库和非 sklearn 库来两种编程方式sklearn 库线性回归分析首先我们要读取本地数据import numpy as npimport pandas as pdfrom sklearn.linear_model imp...

#jupyter#线性回归#python +2
STM32 —— RTC 时间读取

STM32 —— RTC 时间读取实验目的了解实时时钟RTC的原理。STM32 芯片自带 RTC,因此不须像其他 MCU 需外接 RTC 模块。请编程实现 STM32 的日历读取、设置和输出。要求:读取 RTC 初始时间,验证是否为 1970年1月1日零分零秒;将 RTC 时间调整为当前时间,并以 2021年x月x日x分x秒的格式从串口输出(或输出到OLED屏),每1s改变一次;...

#stm32#单片机#实时音视频 +1
FPGA实现AXI4总线的读写_如何写axi4逻辑

通道信号源信号描述全局信号aclk主机全局时钟aresetn主机全局复位,低有效写通道地址与控制信号通道主机写地址ID,用来标志一组写信号主机写地址,给出一次写突发传输的写地址主机突发长度,给出突发传输的次数主机突发大小,给出每次突发传输的字节数主机突发类型主机总线锁信号,可提供操作的原子性主机内存类型,表明一次传输是怎样通过系统的主机保护类型,表明一次传输的特权级及安全等级主机质量服务QoS主机

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#fpga开发
C 语言实现 Windows 下 Socket 编程

C 语言实现 Windows 下 Socket 编程Windows 上实现 C 语言网络编程编译准备网络编程,对于 Windows 和 Linux ,不同系统需要引入不同的头文件,这里我们是在 Windows 中进行网络编程,这里我们采用引入 Winsock2.h 头文件我们引入了相关的头文件,并不能够直接通过编译器进行编译我们的 socket 编程的相关程序,需要我们在代码中引入 ws...

#windows#c语言#开发语言
riscv各种版本gcc工具链编译与安装

riscv各种版本gcc工具链编译与安装riscv gcc工具下载Riscv 的 gcc 交叉编译器,以开源的方式托管在 github 上。链接如下:https://github.com/riscv/riscv-gnu-toolchain该仓库,里面包含了一些子仓库。使用以下这个命令,将所有仓库,都 clone 下来。git clone --recursive https://gi...

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DDR协议基础进阶(四)DDR协议命令波形时序一——(ACT、Read、Write)

1. AL = 0时场景,易导致总线上的DQ数据输出时,产生气泡Bubble,打断数据传输的连续性,降低数据传输效率;也可能会推迟总线上DQ数据的发出时间导致,Latency增加,降低传输效率。参考:https://blog.csdn.net/Rspate/article/details/107859785。: RAS to CAS Delay,RAS至CAS延迟;亦即从ACT到RD/WR命令之间

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#fpga开发
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