https://www.bilibili.com/video/BV1YP4y1G7Bn/?spm_id_from=333.337.search-card.all.click&vd_source=aedd69dc9740e91cdd85c0dfaf25304b

流表（Flow Table）是SDN交换机内的一种数据结构，用于存储流规则（Flow Rules）。每个流规则定义了特定流量的匹配条件和相应的操作。流表中的规则用于决定如何处理到达交换机的数据包，例如转发到特定的端口、修改数据包头部等。匹配条件：源IP地址为10.0.0.1，目的IP地址为10.0.0.2操作：转发到端口2匹配条件：源IP地址为10.0.0.3，目的IP地址为10.0.0.4操作：

网址：https://support.google.com/chrome/answer/95346?hl=zh-Hans&co=GENIE.Platform%3DDesktop#zippy=%2Cwindows

近期使用matlab犯了一个错误，极大的拖慢了项目进展，给我人都整emo了，因为怎么做仿真结果都不对，还好整体的代码都是我来写的，慢慢往下找就找到了问题的来源，全网没有看到多少人把这个愚蠢的错误写出来，我来引入一下。首先讲一下我做了什么，以及这个错误出现的原因：我习惯在变量区查看变量，然后大致对照一下输入输出对不对，但是有的时候，如果一个矩阵是很长的行矩阵，例如1*512，我就习惯把它转置过来看，

D:\vscode\Microsoft VS Code\Code.exe -g [file name]:[line number]

VScode的列选

使用git+ssh访问github，避免下载资源失败

verilog中的module（模块）调用

用于tb文件，将parameter定义的宏重新再赋给新的值，用于仿真。

verilog中的函数和for循环