尽管我们之前主要关注Vitis的嵌入式流程，但Vitis Unified平台实际上提供了更广泛的功能，特别适用于Versal、MPSoC、Kria SoM和Alveo等平台的系统开发。未来，进一步探索自定义平台、开发自定义内核，将极大扩展我们的系统能力边界。首先，构建了针对硬件仿真的系统设计，可以启动仿真器，运行应用程序，正如所说，我想记录波形，打开 Vivado 仿真器以便探索波形。通过Viti

前段时间，我们介绍过《AMD FPGA设计优化宝典：面向Vivado/VHDL》，那本书以VHDL语言为主线，深入讲解了FPGA结构、代码风格与设计收敛方法，让不少使用VHDL的工程师直呼“终于有系统教材了”。而今天要推荐的这本—— 《AMD FPGA设计优化宝典：面向Vivado/SystemVerilog》， 可以说是同一体系下的“姊妹篇”，但同时更贴近国内主流工程师的设计习惯。对于使用Viv

Project F 不是另一个纸上谈兵的教学框架，而是一整套“能跑起来”的真实工程逻辑项目。Project F 是一个完全开源的、面向学习者的 FPGA 教程项目，由英国开发者 Will Green 维护，旨在帮助开发者从零开始学习数字逻辑和硬件设计。教程默认基于开源工具链（Yosys + NextPNR），也支持 Vivado，让学习不再被 EDA 软件绑架。如果你点头了，那么今天推荐的开源项目

为了利用此功能，我们需要实例化配置为 FP32 操作的 DSP58，或者利用 Vivado IP 集成器提供的浮点 IP。它提供了出色的功能，可以高效地处理定点数，当然，它们也是可综合的。我们可以在下面的定点仿真中看到，结果符合预期，精度在可接受的范围内。总结这篇博客，正如预期的那样，在使用 VHDL 中的浮点库时，逻辑占用空间存在很大差异。仿真再次显示了预期的结果，作为浮点结果，我们得到的结果也

它基于 Xilinx FPGA 平台，以 Vivado + MATLAB/Simulink + System Generator 为核心工具链，系统地介绍了从算法仿真到硬件实现的完整过程。3️⃣ 设计平台与验证  基于 Nexys4 DDR + Analog Discovery 2 + AD/DA 扩展板的综合平台环境，  包含系统下载、bit 文件生成与板上测试方法。你在 Simulink 里看

本文主要在上一篇文章基础上（工程基于axis_vid_out，官方源码建立工程即可使用），File Groups页增加自定义File Group、Customization GUI页增加位宽表达式（多参数联动）。建立工程后进行IP封装，可以参考上一篇文章，第一页：Identification和第二页：Compatibility自己按照自己需求修改。Vivado中封装IP那些事儿(一)第三页：Fil

C All Inputs 2 在C Is Dual等于0情况（不使能），不能进行修改，那么在Editable选择Dependent，然后填写表达式：$C_IS_DUAL > 0 ，表示C Is Dual不勾选则不能修改，其他参数同这一参数，全部一样修改即可。C All Outputs也是同样设置。第二页很好理解，就是该IP支持的FPGA型号，如果不在这个列表里的FPGA调用IP，IP就是灰色没办法

本文使用 DDS 生成三个信号，并在 Vivado 中实现低通滤波器。低通滤波器将滤除相关信号。介绍用DDS生成三个信号，并在Vivado中实现低通滤波器。低通滤波器将滤除较快的信号。本文分为几个主要部分：信号生成：展示如何使用DDS（直接数字合成）IP生成测试信号 - 10 MHz 信号和 500 kHz 信号，然后将它们组合起来创建混合信号进行测试。FIR 滤波器设计：解释影响 FIR 滤波器

编写 HDL 通常是 FPGA 开发中耗时最少的部分，最具挑战性和最耗时的部分可能是验证。根据最终应用程序，验证可能非常简单，也可能非常复杂，简单的话只需对大多数功能进行检查或执行完全独立开发的测试平台来演示功能和代码覆盖率。功能和代码覆盖率在验证中很重要，因为它们都提供有关设计及其验证的不同方面的信息。理想情况下，我们希望两者都能达到 100%。仅其中一项达到 100% 表明我们还有进一步验证要

芯片设计从RTL代码一直到最后流片的GDSII文件，都是文本文件，因此，掌握文本分析处理语言是集成电路设计的一项重要的基本功。本公众号一直致力于推广采用文本分析工具来提升仿真和综合效率的方法。详见本公众号专辑《芯片设计课程及相关实验》。本文是孙义雯同学采用Python语言实现的Vivado和Modelsim联合仿真的自动化脚本，已经在实际项目中经过较长时间的检验，今天开源出来，供大家学习，欢迎留言