异步复位是一种常见的复位方式，可以使电路进入一个可知的状态。但是不正确地使用异步复位会导致出现意想不到的错误，复位释放便是其中的一个重要问题，这将在后面进行讨论。

基4布斯编码模块的接口方框图如图2所示，布斯编码模块对每三位乘数进行布斯编码，因此对于八位的数据宽度，设计需要四个编码模块，输出为四个信号，分别是表示减操作的Neg信号，表示部分积为零、部分积两倍和一倍的Zero、Two和One信号。可以看到对于八位数据，使用基4布斯编码只产生了四行部分积，是不使用编码部分积行数的一般，乘法器的速度很大情况下取决于部分积的深度而不是最后的向量合成。注意，这里的部分

门控时钟(clock gating)技术作为一种传统的动态低功耗技术被广泛应用于现在的数字集成电路设计中，这是RTL级别的低功耗优化技术。门控时钟即使用逻辑门电路控制时钟的开启和关闭，当芯片上某一模块的功能不需要工作时，如芯片上的USB模块或SPI接口模块没有使用时，可以使用门控信号停止这些模块的时钟，有效降低了时钟树上的功耗和信号翻转率。

在公平轮询方案中，所有用户的优先级相等，每个用户依次获得授权。一开始，选择用户的顺序可以是任意的，但在一个轮询周期内，所有发出请求的用户都有公平得到授权的机会。以具有四个用户的总线为例，当它们全部将请求信号置为有效（高电平）时，request0将首先被授权，紧跟着是request1、request2，最后是request3。

阵列乘法器设计中限制乘法器速度的是随着数据位宽而迅速增大的串行进位链，如果使用进位保留加法器，则可以避免在设计中引入较长时间的等待，即可以将两、三个数相加时不同比特位的加法割裂开，使进位得到保留而不是立刻将进位传递给更高位运算，进位保留加法器的结构如图1所示。

带权重的轮询(Weighted Round Robin, WRR)方案与常规的轮询方案类似，所不同的是不同的用户得到许可的机会存在差异，也就是说，不同的用户权重不同，权重高的用户得到许可的机会更多。当一个用户获得许可后，定时器开始计时，直到计满，此时如果被授权的用户没有完成操作，仲裁器停止对当前用户的许可并根据优先级轮询下一个用户。2、在所有存在许可机会的用户之间进行公平轮询，一个循环周期内，不同

建立时间和保持时间是触发器的两个重要的时序参数：建立时间(setup time)指的是在有效时钟沿前，数据必须到达并稳定的时间；保持时间(hold time)指的是在有效时钟沿后，数据必须仍然稳定的时间。

在Design Compiler中使用report_area命令，报告所设计电路的面积占用情况，如图4所示，设计使用的面积也低于普通的基4布斯华莱士树编码乘法器器，从RTL代码中也可以看到这一点，上节的乘法器使用了22个全加器和5个半加器，而优化后只使用了14个全加器和8个半加器，使用的资源大大减少。前文提到的基4布斯编码华莱士树乘法器的一部分的电路面积是由补位逻辑所带来的——为了保证求和正确，所

当多个源或用户需要共享同一资源时，需要某种仲裁形式，使得所有用户基于一定的规则或算法得到获取或访问共享资源的机会。例如，共享总线上，可以连接多个总线用户。另一个例子是交换机中的端口仲裁，当多个入口希望通过某一个出口输出数据时，需要使用一定的端口仲裁机制来选择某一时刻允许哪一个入口发送数据。最简单的仲裁方案是公平轮询(round-robin)方案，此时，仲裁器公平的对待所有用户的请求，不同用户具有均

脉动结构（也称为脉动阵列）表示一种有节奏地计算并通过系统传输数据的处理单元(PEs)网络。这些处理单元有规律地泵入泵出数据以保持规则的数据流。因此，脉动阵列的特征是模块化和规则化，这对于VLSI设计来说是一个重要的性质。脉动阵列可以作为与主机配合的协处理器，从主机接收数据进行计算并将最终结果返回主机。这个操作类似心脏的血液流动，因此被称为“脉动”。