一、前言因为之前都是直接使用python编程来实现目标检测，而且是直接使用模型。于是就想了解一下使用c++语言如何进行目标检测，也能帮助自己更好的熟悉c++的语法。简单起见，使用opencv的dnn模块调用yolo模型的方式是个不错的选择。二、环境配置我是在win10系统中使用vs2019运行的程序，所以需要进行必要的环境配置，比如安装opencv以及在vs2019中添加opencv。详细可参考以

一、多线程介绍1、什么是线程？线程也叫轻量级进程，是操作系统能够进行运算调度的最小单位，它被包涵在进程之中，是进程中的实际运作单位。线程自己不拥有系统资源，只拥有一点儿在运行中必不可少的资源，但它可与同属一个进程的其他线程共享进程所拥有的全部资源。一个线程可以创建和撤销另一个线程，同一个进程中的多个线程之间可以并发执行2、为什么要使用多线程？线程在程序中是独立的、并发的执行流。与分隔的进程相比，进

一、前言因为之前都是直接使用python编程来实现目标检测，而且是直接使用模型。于是就想了解一下使用c++语言如何进行目标检测，也能帮助自己更好的熟悉c++的语法。简单起见，使用opencv的dnn模块调用yolo模型的方式是个不错的选择。二、环境配置我是在win10系统中使用vs2019运行的程序，所以需要进行必要的环境配置，比如安装opencv以及在vs2019中添加opencv。详细可参考以

from sklearn.linear_model import LinearRegressionfrom sklearn.preprocessing importPolynomialFeaturesimport numpy as npimport matplotlib.pyplot as plt#获取待拟合数据x = np.linspace(1, 50, 50)f = np.poly1d([2,

一、前言当需要使用Python处理音频数据时，使用Python读取与播放声音必不可少，下面介绍一个好用的处理音频PyAudio工具包。PyAudio是Python开源工具包，由名思义，是提供对语音操作的工具包。提供录音播放处理等功能，可以视作语音领域的OpenCV。二、示例1、采集音频下面以一段代码演示如何从计算机麦克风采集一段音频，采集音频时长 4s，保存文件 output.wav。使用了tqd

有关数据传输模型的知识请参考之前的文章：数据传输模型。一、时序违例的原因时序违例的主要原因是建立时间和保持时间不满足要求，那么什么情况下会出现建立时间和保持时间不满足要求呢？建立时间不满足要求通常是因为组合逻辑处理时间太长！保持时间不满足要求通常是因为组合逻辑处理时间太短！建立时间和保持时间都不满足往往出现在异步时钟域中！二、时序违例的解决办法解决建立时间不满足的方法有如下∶加强约束，重新进行综合

ZYNQ 是赛灵思公司（Xilinx）推出的新一代全可编程片上系统（APSoC），它将处理器的软件可编程性与 FPGA 的硬件可编程性进行完美整合，以提供无与伦比的系统性能、灵活性与可扩展性。与传统 SoC解决方案不同的是，高度灵活的可编程逻辑（FPGA）可以实现系统的优化和差异化，允许添加定制外设与加速器，从而适应各种广泛的应用。Zynq-7000 系列是 Xilinx 于 2010 年 4 月

以下内容摘自正点原子的：《领航者 ZYNQ 之 HLS 开发指南》为了尽快把新产品推向市场，数字系统的设计者需要考虑如何加速设计开发的周期。设计加速主要可以从“设计的重用”和“抽象层级的提升”这两个方面来考虑。Xilinx 推出的 Vivado HLS 工具可以直接使用C、C++或 System C 来对 Xilinx 系列的 FPGA 进行编程，从而提高抽象的层级，大大减少了使用传统 RTL描述

参考链接：https://blog.csdn.net/qq_26652069/article/details/92790862https://blog.csdn.net/woshiyuzhoushizhe/article/details/83614856一、什么是综合?Verilog HDL或VHDL都只是一种硬件的描述语言，并且允许在不同的抽象层次上对电路进行建模。VerilogHDL侧重于电路

一、前言最近在写一个基于IEEE754标准的浮点加法器，其中有一项要求就是要满足IEEE754标准的四种舍入模式。我们在进行对阶或者右规格化的时候，阶数较小的操作数在进行右移的时候，会造成尾数部分的低位丢失，从而会造成误差。因此我们才需要根据需求，采取四种舍入模式中的一种对尾数进行舍入操作以减少误差。二、IEEE754标准中的4种舍入模式1、就近舍入：即十进制下的四舍五入。但是也会出现以下几种情况