随着图像分辨率的提高，单lane的速率无法满足特定需求，一种方式是通过多个LANE交叉的去传输图像，另外一种是通过降低图像的带宽，即通过只传单色图像达到对应的效果。验证方式为本地产生一个彩条，通过光口回环到接收端，进而完成解码，通过HDMI接口送图像显示。arinc818协议支持的常用线速率如下图。

基于FPGA的SATA主机控制器接口特性如下：支持1.5Gbps, 3Gbps,6Gbps线速率提供fifo数据流接口，支持扁平式地址访问（只需提供首扇区地址和总扇区长度，控制器内置DMA控制器实现连续的扇区地址管理访问），实现大流量数据的读写提供双端口RAM接口，支持单个扇区地址访问，实现512-byte字节数据的读写提供双端口RAM接口，支持1~16个扇区地址访问，实现最多8192-...

dac开发

fpga

FPGA GTX

verilog 语法

AD9213为 ADI的6GBPS采样率的高速AD，12BIT，由于采样率高，一般的时钟芯片无法输出这么高的时钟频率。需要借助专用的VCO，另外数据接口使用了10 LANE，跨4个BANK，单个JESD204B是无法接收的。

【引言】本系列教程演示如何使用xilinx的HLS工具进行算法的硬件加速。分为三个部分，分别为HLS端IP设计，vivado硬件环境搭建，SDK端软件控制。 在HLS端，要将进行硬件加速的软件算法转换为RTL级电路，生成便于嵌入式使用的axi控制端口，进行数据的传输和模块的控...

CRC运用比较多，串行结构比较好理解，但是工程运用一般还是采用并行结构，并行结构相对来说推到理论不难，但是比较繁琐，这里推荐一个老外写的自动生成工具https://www.easics.com/crctool/，有需要的可以在线生成...

之前写过一个DDR4的配置博客https://blog.csdn.net/jingjiankai5228/article/details/104282707 ，简单的说了一下MIG核的基本配置以及示例工程的搭建。实际使用过程中可能通过DDR4来缓存不同数据，我个人一般的使用的方式可以将DDR分为若干等分的存储空间，前端使用FIFO缓存，从而简化用户接口，基本框架大致如下图，由于时间有限就直接用画图