1.PYNQ 简介PYNQ-Z1 开发板支持 PYNQ 项目，这是一个新的开源框架，使嵌入式编程人员能够在无 需设计可编程逻辑电路的情况下即可充分发挥 Xilinx Zynq All Programmable SoC（APSoC） 的功能。与常规方式不同的是，通过 PYNQ，用户可以使用 Python 进行 APSoC 编程，并 且代码可直接在 PYNQ-Z1 上进行开发和测试。通过 PYN...

RCC主要作用：时钟设置SYSCLK设置AHB分频因子····配置好这些因子就能对时钟进行完整的配置。时钟树如图：系统时钟的选择是在启动时进行，复位时内部8MHz的RC振荡器被选为默认的CPU时钟，随后可以选择外部的、具失效监控的4~16MHz时钟；当检测到外部时钟失效时，它将被隔离，系统自动地切换到内部的RC振荡器，如果使能了中断，软件可以接收到相应的中断。同样，在需要...

本文目的主要梳理之前学习Verilog的疏漏内容，系统了解Verilog语法。Verilog的数据类型：Verilog有两组主要的数据类型：网络数据类型(Net Data Type)和寄存器数据类型(Register Data Type)。其他的数据类型有：事件(Event)、参数(Parameter)和范围(Specparam)以及其他数据类型。Verilog还是用强度值来解决数字电路中...

本文主要介绍关于RF数据转换器的ADC状态指示函数的相关使用方法。

写在前面承接前文，本文是射频数据转换器IP使用介绍的第二篇，参考PG269的第五章，完成对射频数据转换器（RF Data Converter）IP配置界面的相关参数进行详细的说明，以便于后续开发设计进行查阅。IP基础配置Presets（预配置）Vivado IDE IP核心配置界面提供了一种保存和应用预设配置的方法。从预设菜单，几个固定配置是可用的。4×4: ADC:R2C DAC:C2R : 4

本文主要介绍关于RF数据转换器的ADC和DAC均适用的状态指示函数的相关使用方法。

本文节选UG472的第一章，进行整理翻译，主要用于介绍7系列的FPGA的时钟架构以及与前几代的FPGA的区别，并总结了时钟连接的相关使用方法。

学习内容本文使用带有HDMI接口的显示器，构建图像视频显示的测试工程，利用VDMA进行传输图像视频数据，进行彩条显示的测试。开发环境vivado 18.3&SDK，PYNQ-Z2开发板。VDMA简介VDMA 用于将 AXI Stream 格式的数据流转换为 Memory Map 格式或将 Memory Map 格式的数据转换为 AXI Stream 数据流， 也就是说 VDMA 内核旨在提

写在前面本文主要对U-Boot介绍进行介绍，并讲述了U-Boot和FSBL之间的关系。U-Boot介绍U-Boot的作用U-boot全称是Universal Boot Loader，是一个通用的启动、引导程序。他的主要作用是启动引导Linux内核或者其他内核。支持多种操作系统，如NetBSD，Vxworks，QNX，RTEMS，ARTOS，Lynxos，android；同时支持多种硬件平台处理器，

学习内容前文对AXI DMA IP进行了简介，本文使用AXI DMA IP进行环路测试。开发环境vivado 18.3&SDK，PYNQ-Z2开发板。系统框图本次工程使用ZYNQ开发板上的AXI DMA IP核从DDR3中读取数据，并写回DDR3中。在实际应用中， DMA 一般与产生数据或需求数据的 IP 核相连接，在本次实验中，我们使用 AXI4 Stream Data FIFO IP