写在前面本文主要介绍了spinal HDL的组件、层次结构和区域。组件和层次结构（Component and hierarchy）就像在 VHDL 和 Verilog 中一样，可以定义可用于构建设计层次结构的组件。但是，在 SpinalHDL 中，不需要在实例化时绑定它们的端口：class AdderCell extends Component {// Declaring external por

写在前面SpinalHDL这个语言，我是在了解了香山处理器Chisel才知道的，一直想用一用，SpinalHDL和Chisel师承一脉，都是基于Scala来进行电路描述。其本质上仍旧是HDL而非HLS，在设计之前依旧需要有清晰的电路结构，在电路描述上更加方便和快捷。本文主要对spinal HDL的参考文档进行了翻译，后期打算应用spinal HDL进行简单的模块的改写。环境搭建参考大佬知乎文章搭建

1，在使用FW3.5搭建工程时，由于stm32f10x.h头文件里面包含了LD、MD及HD全系列的芯片，所以，在实际使用过程中，需要首先配置你当前使用的是那一类存储量的芯片。#35：#errordirective：“please...”问题出在stm32f10x.h的第95行：#if!defined(STM32F10X_LD)&&!defined(STM32...

函数（Function）使用 Scala 函数生成硬件的方式与 VHDL/Verilog 完全不同，原因有很多：您可以实例化寄存器、组合逻辑和其中的组件。您不必使用限制信号分配范围的process/@always块。一切都是通过引用传递的，这允许轻松操作。例如，您可以将总线作为参数提供给函数，然后该函数可以在内部对其进行读/写。还可以从 Scala返回一个组件、一个总线或任何其他东西。RGB转灰色

为啥要在FPGA上实现for循环的代码？在现在的编程和算法中，有一部分的算法的速度已经到达了瓶颈，为了提高算法的速度，提高效率，经常会遇到将c或者c++的代码转换为Verilog语言进行在FPGA上实现。下文中，我借鉴的是明德扬的FPGA专题for循环对应verilog代码，上面是视频链接，本文是博主的学习笔记，喜欢可以拿去借鉴。例1for(i=0;i<8;...

ds1302.h#ifndef __DS1302_H#define __DS1302_Hvoid Write_Ds1302_Byte(unsignedchar temp);void Write_Ds1302( unsigned char address,unsigned char dat );unsigned char Read_Ds1302 ( unsigned ch...

信号类型reg&amp;wire    在程序中需要定义信号类型，一般分为reg（寄存器型）和wire（线型）两种，下面将以一张图来阐明：作为input或inout的信号端口只能是wire型，而作为output的信号端口则可以是wire型或者reg型。reg定义的信号通常会被综合成一个寄存器（rigister），但有一个前提，就是reg信号必须是在某个特定信号边沿敏感触发的always..

做时钟显示如果用单片机做，会产生很大的累积误差，本程序采用时钟芯片PCF8563一:芯片主要电气特性:1)大工作电压范围：1.0～5.5V2)400KHz 的 I2C 总线接口（VDD=1.8～5.5V 时）。 时钟频率最大400KH3）i2C 总线从地址：读，0A3H；写，0A2H .二:管脚 电路接线图:top.v:mod...

Registers用 SpinalHDL 创建寄存器与用 VHDL 或 Verilog 创建寄存器非常不同。在SpinalHDL ，没有过程/总是阻塞。寄存器在声明中明确定义。这与传统的事件驱动 HDL 的区别有很大的影响:您可以在相同的范围内分配寄存器和连接，这意味着代码不需要在进程/总是块之间分割。它使一些事情更加灵活(参见函数)，并且时钟和重置是分开处理的。实例化有4种方法可以实例化一个寄存

本系列整理数字系统设计的相关知识体系架构，为了方便后续自己查阅与求职准备。对于FPGA和ASIC设计中，避免使用Latch（锁存器）一直是个绕不开的话题，本文结合网上的文章，并根据示例介绍如何在实际设计中避免Latch。