为了准确地对设计中的外部时序上下文进行建模，必须提供输入和输出端口的时序信息。因此要进行输入输出延时约束，延迟约束用的是set_input_delay和set_output_delay，分别用于input端和output端

在STA中时序分析工具默认的时序检查方式可能与实际情况不吻合，此时就需要额外增加一些约束命令，用于调整时序检查方式，添加的这些额外的时序约束称为时序例外约束。

SOC FPGA是在FPGA架构中集成了基于ARM的硬核处理器系统(HPS)，包括处理器、外设和存储器控制器。相较于传统的仅有ARM处理器或 FPGA 的嵌入式芯片，SOC FPGA既拥有ARM处理器灵活高效的数据运算和事务处理能力，又拥有FPGA的高速并行数据处理优势。同时，基于两者独特的片上互联结构，在使用时可以将 FPGA 上的通用逻辑资源经过配置，映射为ARM处理器的一个或多个具有特定功能

通过Quartu自带例程fir_filter进行学习如何使用Timing Analyzer进行时序分析与约束。

Tcl中的流程控制、过程、命名空间、访问文件

Avalon总线主要用于软核处理器NIOS Ⅱ与外设，常用于高速数据传输流、读写寄存器和存储器、控制片外器等。即用户自定义的逻辑与NIOS Ⅱ处理器之间进行通信常用的总线接口是Avalon-MM或者Avalon-STNIOS Ⅱ处理器和各外设之间通过Avalon-MM总线进行交互，而外设之间的点到点数据传输通过Avalon-ST总线完成Avalon-MMAvalon-STAvalon-TCAval

TCL（Tool Command Language，即工具命令语言）是一种解释执行的脚本语言，不需要通过编译和联结，而是直接对每条语句进行顺序解释、执行。

FPGA的时序分析与约束需要设计者根据实际的系统功能，通过时序约束的方式提出时序要求；FPGA编译工具根据设计者的时序要求，进行布局布线；编译完成后，FPGA编译工具还需要针对布局布线的结果，套用特定的时序模型，给出最终的时序分析和报告；设计者通过查看时序报告，确认布局布线后的时序结果是否满足设计要求。

Tclz中的列表、数组、字典

DMA(Direct Memory Access，直接存储器访问)，是硬件实现存储器与存储器之间或存储器与I/O设备之间直接进行数据传输的内存技术，它允许不同速度的硬件设备(外设到内存、内存到外设、内存到内存、外设到外设)进行沟通，而不需要依靠中央处理器（CPU）的中断负载，从而节省CPU的资源，此外DMA具有一般CPU没有的高效操作，能够提高系统的吞吐率。如果不用DMA搬运数据，那么CPU就需要