逻辑上来说所有处理器都访问相同的共享内存，但物理上来说，需要使用缓存来提升性能，但在这种设计下缓存一致性的设计就变得复杂，缓存一致性协议决定了哪些通信是必要的。下图是一个典型的有64节点的共享内存CMP架构，每个节点都包括一个处理器、私有的L1缓存、以及一个可能是私有或共享的L2缓存，同时可能存在一个所有处理器共享的L3缓存。干预是由目录发送的消息，请求将修改后的数据传输到新的节点。协议可能需要几

维度顺序路由 (DOR) 维度顺序路由是确定性路由算法的一个例子，其中从节点 A 到 B 的所有确定性路由消息将始终经过相同的路径。虽然路由电路本身的功耗通常较低，但特定的路由算法会直接影响到跳数，从而大大影响到消息传输的能量消耗。ABCD代表路由器网络节点，折线代表数据包流动方向，从节点A南侧输入的数据包需要从节点A的东侧输出端口离开，但与此同时，另一个正在B节点西侧输入端口的数据包占据着AB之

典型处理器的逻辑流水线包括5级：取指令、译码、执行、内存操作和写回。根据时钟频率，这些逻辑分级都可以设计成物理流水线。相应地，路由器流水线可设计为：缓冲区写入(Buffer Write, BW)、路由计算(Route Computation, RC)、虚拟通道分配(Virtual-channel Allocation, VA)、开关分配(Switch Allocation, SA)、开关传输(Sw

不断增加的功耗和单处理器架构性能回报递减的综合压力导致了多核芯片的出现。随着每一代新技术中可用的晶体管数量不断增加，再加上多核芯片的模块化设计降低了设计复杂性，这种多核浪潮将长久存在。这种多核浪潮可能会导致在单个芯片上集成数百甚至数千个核心。就片上集成组件的类型而言，异构性现在在许多细分市场中很常见，这进一步增加了片上互连结构的复杂性。除了处理器内核之外，片上结构也越来越需要互连嵌入式存储器、DS

流量控制(flow control)控制网络缓冲区和链路的分配。它确定缓冲区和链路何时分配给消息、分配的粒度以及如何在使用网络的许多消息之间共享这些资源。良好的流控制协议不会在资源分配中施加高开销，从而降低低负载下消息所经历的延迟，并通过实现跨消息的缓冲区和链接的有效共享来提高网络吞吐量。在确定数据包访问缓冲区（或完全跳过缓冲区访问）和在链路中传输的频率时，流量控制有助于确定网络能量和功耗。流量控

路由器的设计必须能够在有限的面积和功率限制下满足延迟和吞吐量要求；随着多核系统规模的扩大，这是设计人员面临的主要挑战。路由器的复杂性随着带宽需求的增加而增加；当不需要高吞吐量时，可以构建具有低面积和功率开销的非常简单的路由器（无流水线、支持虫洞（译文中此处为不支持虫洞，但原文中应为支持虫洞路由，虫洞路由以flit为粒度分配buffer和带宽，面积开销较小）、无 VC、有限的小缓冲区）。当片上网络的

运筹学是一门研究如何在有限资源条件下做出最优决策的学科。它结合了数学、统计学和计算机科学等多个领域的理论和方法，以解决各种实际问题，如生产调度、物流优化、资源分配、项目管理等。运筹学的目标是通过建立数学模型和运用优化算法，使得在面对复杂的决策问题时能够找到最佳的解决方案。排队系统基本组成部分：1. 输入过程(顾客按照怎样的规律到达)2. 排队规则(顾客按照一定规则排队等待服务)3. 服务机构(服务

NVIDIA NVLink-C2C具体的相关信息NVLink-C2C的一些主要特性包括：NVIDIA NVLink-C2C用于定制芯片集成的超快芯片互连技术NVLink-C2C 将业界领先的 NVIDIA NVLink技术扩展到芯片之间的互连产品。这使得我们能够通过芯粒打造新一类集成产品，让 NVIDIA GPU、DPU 和 CPU 可以与定制芯片实现流畅互连。构建半定制芯片设计芯片之间互连产品的

第四代AMD EPYC 处理器的首要技术特点是基于业界领先的5nm的制程工艺，提供多达96颗“Zen 4”架构核心、192线程，以及最大384MB的L3缓存容量。IOD使用6nm制程工艺；第三代AMD EPYC 处理器继续采用了 9 个小芯片的 Chiplet 设计，在一个 SoC 里封装了 8 个运算 CCD 与 1 个 IO Die，每个 CCD 小芯片中的 8 个核心都能够同时共享 32MB

《计算机体系结构量化研究方法（第六版）》整理笔记——1.2 计算机的分类