指的是在 AXI-Stream 协议里，除tdata外还有一些伴随的数据字段（叫sideband，比如tlasttusertkeeptdesttready=0tdatatlasttuser。

【代码】vivado环境变量。

System ILA 是为 Vivado IP Integrator（Block Design）设计的增强型调试工具，适合系统级调试；而传统 ILA 更适合 RTL 手动插入或 Module-Level 调试。

Xilinx JESD204B RX IP 内部自动检测帧起点与 LMFC（由 SYSREF 驱动）之间的偏差，并通过插入可调节延迟 buffer（或 elastic buffer）自动对齐数据帧起点与 SYSREF 定义的 LMFC 起点。问题答案如何对齐每个 Lane 的帧到 SYSREF/LMFC 起点？使用 JESD IP 的自动机制如何插入 delay？IP 内部使用 elastic b

项目说明信号名类型5-bit 输入控制信号功能控制 TX FIR 中 Pre-cursor tap推荐值0~10（常用）；0 表示不使用 Pre-cursor推荐用途高速传输补偿 ISI，优化 eye diagram。

标准的 SDR 接收方案要求 通道内所有数据线对时钟对齐良好，否则容易导致采样错误。而逐位 deskew 的方案可以在运行时自动调整每一位的采样延迟，从而 对抗 PCB 走线、IO delay、发送端偏差 等带来的时序失配。每个数据引脚使用：👉 通常使用 LVDS 输入标准（差分输入），FPGA 每对管脚两个 IO，因此可以“白嫖”使用双套 ISERDES。👉 这样就得到同一数据位 两个采样点

共享总线（Shared Bus）是一种计算机系统中用于连接多个设备或组件的物理或逻辑总线，这些设备共享同一条总线来进行数据传输和通信。这些新的互连方案相对于共享总线架构具有显著的优势，包括更高的吞吐量、更低的延迟、更好的可扩展性和更灵活的配置选项。因此，在面对现代计算需求时，共享总线架构逐渐被这些更先进的互连方案所取代，以满足对性能、效率和可靠性更高要求的应用场景。共享总线架构在面对计算机系统对高

共享总线（Shared Bus）是一种计算机系统中用于连接多个设备或组件的物理或逻辑总线，这些设备共享同一条总线来进行数据传输和通信。在共享总线架构中，多个设备通过总线进行数据交换，但同时只有一个设备能够使用总线进行传输，其他设备需要等待。共享总线架构在历史上被广泛应用于许多计算机系统中，例如早期的系统总线（如ISA总线）、部分PCI总线和一些系统内部通信。然而，随着计算机系统对高性能和高吞吐量需

带宽（GB/s）数据总线位宽×2×时钟频率÷8\text{带宽（GB/s）} = \text{数据总线位宽} × 2 × \text{时钟频率} ÷ 8带宽（GB/s数据总线位宽×2×时钟频率÷8DDR3-1600，64-bit 总线 → 理论带宽 = 1600 × 2 × 64 ÷ 8 =25.6 GB/sDDR3-1333，32-bit 总线 → 理论带宽 =10.6 GB/s实际测试中，能达

这个约束本质是告诉vivado输入信号和输入时钟之间的延迟关系，应该是默认为没有时钟偏斜的时候，计算出的，在计算数据到达目的端寄存器的时候，与目的时钟的采样沿的差，刚好等于所设置input_delay。第一次数据到的时候分析建立时间，第二次数据到的时候，要更新数据了，要分析保持时间。源时钟和目的时钟有时钟偏斜，因此是两个不同的时钟，时序分析的时候清楚目的寄存器的时钟是谁，初始时间是以源时钟初始时间