✅ 时钟约束不是物理“线”，而是定义 STA 里的时钟对象。在已知的根源点约束，后续用 generated clock 衍生。⚠️ 如果在中间层级建主时钟，可能丢失前级路径的建模。

临时忽略版本检查：可以通过设置来绕过版本检查，但这不推荐作为长期解决方案，尤其如果你在未来遇到兼容性问题。安装正确的 Vivado 版本：如果你依赖 ADI 提供的脚本或工具，建议安装，确保与脚本兼容。

特性PCIe 版本PCIe 1.0 引入PCIe 3.0 引入偏移地址04h24h主要作用基本设备功能描述高级功能支持常见字段Max Payload, Latency 等AtomicOp, ARI, LTR, TPH 等是否必须所有 PCIe 设备必须提供仅 PCIe 3.0+ 设备需要支持（可选）

使用的时候，你不控制硬件，Vivado 控制。优点：写法简单缺点：无法控制结构与时序，无法做特殊流水线、无法控制 DSP 使用数量技术写法最终硬件优点缺点适用场景a * bRTL（自动）DSP48 或 LUT简单、省时不可控、难调高速时序普通乘法、小型设计DSP48 原语手写实例化真实 DSP48可控性最高、可插 pipeline、超高频率写法最复杂高速 FIR / DSP 链 / MACIP 核

脉冲成形滤波器必须让，这样才能在符号之间生成平滑过渡的波形。

汇总表（主码=Mcps，二次码=bps，电文= symbols/s）：=RCL100×LRC。

（官方 No-OS 总仓；适配多平台，提供 AD9361 驱动与示例工程。（ADI 的 Linux 变种仓与 AD9361 IIO 驱动文档入口。小提示：选用与 Vivado/Quartus 版本匹配的发行分支（例如。（仓库说明与代码入口在此，支持 Xilinx/Intel 工具链。），可提升可编译性与工具兼容性。（包含工程结构、构建方法与板卡说明。

指的是在 AXI-Stream 协议里，除tdata外还有一些伴随的数据字段（叫sideband，比如tlasttusertkeeptdesttready=0tdatatlasttuser。

【代码】vivado环境变量。

System ILA 是为 Vivado IP Integrator（Block Design）设计的增强型调试工具，适合系统级调试；而传统 ILA 更适合 RTL 手动插入或 Module-Level 调试。