本文介绍了边沿检测电路的概念和实现，并给出了基于Verilog的RTL和Testbench代码

快毕业了，由于毕设和机器学习有关，而我对Python和相关算法都不熟悉，光在网上看视频和论文十分吃力，所以今天去图书馆借了几本书，顺便和前台查询了下我这几年借过的书（一共也没多少，单纯总结下）书名责任人借书时间大学计算机基础王贺明，翟萍2018-9-28我的精神家园王小波2018-11-21Python程序设计董付国2019-2-20零点起飞学C++秦广军2019-2-20易经鉴用：古今易学谋略详

Synopsys Milkyway数据库介绍

本文介绍了AXI协议的几种分类、五个通道、时序图，给出了如何创建一个简单的AXI收发的block design，对波形仿真进行了分析。由于时间仓促，写的不足的地方多多包涵，后面会继续更新手撕AXI协议以及本文配套讲解视频，感觉有用的点个关注不迷路~~

本项目实现了基于Verilog的8层矩阵乘法设计，矩阵是16行16列的，每个元素是16位定点数。

在集成电路进入深亚微米阶段，决定时钟频率的主要因素有两个，一是组合逻辑部分的最长电路延时，二是同步元件内的时钟偏斜(clock skew),随着晶体管尺寸的减小，组合逻辑电路的开关速度不断提高，时钟偏斜成为影响电路性能的制约因素。使用StarRC工具抽取ICC写出的电路网表中的寄生参数，接着，使用PrimeTime工具获得寄生参数信息后写出sdf（standard delay format文件），

工具：1.vmware虚拟机，装好linux操作系统，本人使用的是cent2.用gcc --version查看是否安装好gcc编译器，如果发现没有安装好，输入yum install gcc -y 安装gcc打开SecureCRT，输入：vi helloworld.c如果没有这个文件会新建一个。关于vi有以下三种模式[1]只读模式[2]编辑模式[3]命令模式刚刚用vi 进入了h...

报错部分截图：报错时版本：jdk1.8mysql 8.0.17idea2018.3.6mysql-connector-java-5.1.37-bin.jar1.0.9Druid报错原因：报错时mysql的驱动是5的，但是mysql版本是8的，不匹配解决方案：将mysql的驱动换成8.0.16后,再将com.mysql.jdbc.Driver改为com.mysq...

本文介绍了AXI协议的几种分类、五个通道、时序图，给出了如何创建一个简单的AXI收发的block design，对波形仿真进行了分析。由于时间仓促，写的不足的地方多多包涵，后面会继续更新手撕AXI协议以及本文配套讲解视频，感觉有用的点个关注不迷路~~

狂肝15小时整理的Verilog语言入门知识