在集成电路进入深亚微米阶段，决定时钟频率的主要因素有两个，一是组合逻辑部分的最长电路延时，二是同步元件内的时钟偏斜(clock skew),随着晶体管尺寸的减小，组合逻辑电路的开关速度不断提高，时钟偏斜成为影响电路性能的制约因素。使用StarRC工具抽取ICC写出的电路网表中的寄生参数，接着，使用PrimeTime工具获得寄生参数信息后写出sdf（standard delay format文件），

声明：这不是一篇十分完整的Git入门教程，只能算是博主入门的经验总结。参考文章学习Git的必要性：1.Github上有很多资源就凭Github上聚集的大量大神以及它的海量代码资源，也值得我们去认真学习一下这个网站以及Git这个工具。Git下载地址2.版本控制比如周一写好了登录功能，上传一下，周五项目卡壳了，想看一下周一的代码怎么写的，直接去下载下来看就好了。比本地备份要方便，这就是它的强大之处，可

狂肝15小时整理的Verilog语言入门知识

有一段时间没有做积分了，基本的公式遗忘比较严重，今天把《汤家凤高数讲义》上的不定积分公式又回顾了一下，总结了一个记忆的方法。可以分为两类记忆，一类是三角函数和反三角函数的求导，这一类公式只要把sin cos tan csc sec cotarc sin arc cos arc tan全部求导一遍就可以得到公式，求导会了也就会了积分；另一类是分式的积分，这一类中根据带根号和不带根号、相加还是相减可以