最近有网友吐槽“模拟版图太难学了？”找了一堆资料，结果发现没有网上说的那么好学，在自学的道路上磕磕碰碰，甚至有点迷了路。更是有人在网上发布了相关《模拟版图之路》，记录分享这学习过程，摘要更是“模拟版图从入门到放弃”，引来了众多网友的围观。

中国半导体芯片产业在智能汽车、人工智能、物联网、5G通信等高速发展的新兴领域带动下，近年市场增速维持在15%以上。我国的半导体领域其实也有部分细分项目是占据一定优势，比如芯片封测，我们已经占据20%以上市场份额。在全球半导体市场进入增长期且产能进一步向中国大陆转移的背景下，中国半导体市场未来几年增长空间广阔。今天**《半导体芯片全产业链知识图谱》**给整理好了，快来看看吧~好了，说了那么多，其实就

想要从事芯片行业，到底该如何为选择？

不知道为什么用原来系列的标题突然提示字数超出，可能最近知乎更新了标题字数限制。所以我把原来的Clock Tree Synthesis这几个单词去掉了。请谅解~拖了很久才写了CTS系列的最后一篇，很是抱歉。前段时间项目问题多，想抽出点时间确实比较困难。有时间我也会把出现的问题分享出来，供大家一起学习。之前我们通过两篇文章大致说了如何制定CTS的策略，以及如何将自己的策略反映到工具中。今天我们主要谈谈

能力归能力，面试归面试，你永远不会知道面试官抛出来的会是什么样的问题。今天精选了一些数字IC后端面试题，希望移知的分享能让你少走些弯路，建议收藏。

本书是一本专为那些渴望深入掌握SystemVerilog验证技术的工程师和学生编写的专业书籍。不仅涵盖了SystemVerilog语言的核心概念，还通过丰富的实例和案例分析，展示如何利用SystemVerilog的特性，高效构建和优化一个既符合设计需求又满足验证标准的测试平台。

verdi工具有一个很强大的功能，可以将代码和波形对应起来，这样debug效率就很高。但是这需要有一个前提，代码的信号的层次路径，要和波形里面该信号的层次路径一致，这样verdi工具才能够进行对应。但是如果代码里面的信号层次路径，和波形里面的信号层次路径不一致，那verdi工具就无能为力了。也就不能进行代码和波形的对应。但是有时候，会有这样的一种情况。对于同一个模块，在不同的仿真环境下，所在的层次

精选了10道数字IC后端面试题，希望能给大家带来帮助，建议收藏。

掌握Innovus的基本使用流程和命令，我们可以更加高效地完成数字IC的后端设计任务

最近开始做一个7nm的项目，发现对于后端来说，有一些东西和之前的工艺有些不同，因此希望借此机会和大家分享一下。目前虽然号称拥有或将要研发7nm工艺的有多家工艺厂商，但是具有实际流片能力的可能只有TSMC和三星。随着GlobalFoundries最近宣布放弃7nm的进一步研发，以及尽管Intel的10nm和这几家的7nm差不多一个水准，但是要跳票到2019年，因此短期内应该就是双雄争霸的局面。玩家越