2.5D CoWoS（晶圆级芯片尺寸封装，Chip on Wafer on Substrate）封装（如图1所示）因其高密度互连能力，已成为业界公认的主流解决方案。然而，由于采用了硅中介层，其重新布线层（RDL，Redistribution Layer）走线和硅通孔（TSV，Through Silicon Via）的寄生参数会增加电源分配网络（PDN）的阻抗，从而带来电源完整性（PI，Power

走线的拓扑结构是指一根走线的布线顺序及布线结构，在实际电路中常常会遇到单一驱动源驱动多个负载的情况，驱动源和负载构成了信号的拓扑，不同的拓扑分布对信号的影响是非常显著的。常用的PCB走线拓扑结构有Daisy Chain、Fly-by、Star、Far-end cluster、Tree几种结构。本篇将介绍这些常用拓扑结构在不同匹配模式下的负载瞬态特性的研究。Daisy Chain结构 菊...

例如，前4个时钟周期的周期恒定为990皮秒，因此“周期变化”图是平坦的；长期抖动不同于周期抖动和逐周期抖动，因为它代表了在长时间间隔内，抖动对连续时钟周期流的累积效应。周期抖动是指在多个随机选择的周期内，时钟信号的周期时间相对于理想周期的偏差。例如，如果从10,000个随机样本计算出的RMS值为10皮秒，那么Error_RMS将为0.071皮秒，实际上该测量的所有RMS值仍将落在10±0.213皮

3D堆叠中每个垂直平面的电源完整性（PI）问题源于硅通孔（TSV）的阻抗寄生特性，从而引发俗称IR压降的电压跌落。去耦电容在降低3D电路IR压降中起关键作用，其作为电荷储备库，在输入电压跌落时为开关电路负载及时供电，并降低PDN的整体阻抗。表I列出了不同尺寸TSV的电阻、电感和电容值（频率为10GHz）。上面分析了3D IC中各层的IR压降问题，探讨了TSV阻抗寄生特性对电源完整性的影响，区分了动

数字LDO因逻辑可综合性和自动化布局布线特性，适用于多核微处理器和SoC的细粒度动态电压频率调节（DVFS），降低设计复杂度。输入电压因产品类型而异：数据中心服务器可高达48V，台式机使用电源单元的12V输出，手持设备则直接使用电池电压（如智能手机的3.7V锂聚合物电池）。嵌入式多芯片互连桥（EMIB，图22）局部连接芯片，减少电源路径限制，但需优化横向供电。图10对比单级与双级IVR方案，后者通

图1展示了ASIC-HBM封装模型及其用于电源分配网络（PDN）阻抗调优的各类组件（体去耦电容、局部去耦电容、封装去耦电容、嵌入式去耦电容、片上电容）。图2显示了各去耦电容的调谐范围。目前，硅interposer上主要采用沟槽电容和金属-绝缘体-金属（MIM）电容作为嵌入式去耦电容。为探究TSV-Cap对信号完整性的影响，图5对比了含与不含TSV-Cap的线路射频性能（插入损耗IL与回波损耗RL）

高清晰度多媒体接口（HDMI）已成为当今数字消费电子产品的标配功能。HDMI接口能够以超过5 Gbps的速率高精度、高可靠性地传输大容量数据。随着互连数据速率的不断提升，其I/O时钟在高驱动强度下产生的辐射发射对电磁干扰（EMI）合规性提出了挑战。而对于这么高的速率接口在实际使用之中，它的EMI问题的出现往往会造成系统问题。这篇文章选择某PCB上观察到的HDMI相关EMI问题，以及最终提...

Chiplet是一种将多个小芯片（die）通过先进封装技术集成在一起的架构，比如Intel的EMIB或者台积电的CoWoS。这种设计可以提高良率、降低成本，并允许异构集成。不过，这也带来了电源和信号完整性方面的挑战。首先，电源完整性（PI）。在传统的单芯片设计中，电源分布网络（PDN）设计已经比较复杂了，但Chiplet中多个小芯片集成在一个封装里，可能使用不同的工艺节点，每个小芯片的功耗和电压需

随着芯片性能需求越来越高，比如对xPU算力的追求、对DDR速率带宽的需求，系统应用的场景也日趋复杂多变，芯片电源完整的设计需要覆盖住所有应用场景，而如果逐一对场景进行评估设计的话很难做到穷尽，因此需要在研发阶段对PI风险的识别就很重要了，其中STA阶段主要是用来验证芯片设计在不同操作条件下的时序是否满足要求，而其中的关键路径则是延迟最大的路径，决定了电路的最高工作频率，同时也决定了IP最低工作电压

在半导体芯片设计中，Corner分析是评估芯片在不同工艺、电压和温度条件下的性能和稳定性的重要手段。以下是不同corner下以及各自对应在不同温度下的芯片电源完整性变化情况的分析：首先，corner通常指的是工艺角，也就是工艺制造过程中可能出现的偏差，比如温度、电压、工艺参数的变化。不同的corner组合，比如FF（Fast-Fast）、SS（Slow-Slow）、TT（Typical-Typic