本文实现卷积层采用 Verilog HDL 进行设计，支持任意分辨率图像的卷积运算。输入图像数据通过行缓存（Line Buffer）和移位寄存器构建 5×5 滑动窗口，卷积核权重则通过预初始化的 MEM 文件加载至 ROM 中，实现卷积参数的灵活配置与快速更新。模块内部采用并行乘法器与流水线加法树结构完成乘法累加（MAC）运算，在保证高吞吐率的同时有效提高系统时钟频率。通过修改 MEM 文件即可切

本文以 FPGA 图像处理中的基础算子为例，介绍 RGB 转灰度的原理与实现方法，基于AXI-Streming接口结合 Verilog 流水线设计完成硬件实现，并通过 cocotb 搭建仿真环境进行功能验证。结果均经过上板验证，并展示实际图像效果与调试过程。