本文档主要介绍GRMII、RGMII、SGMII接口Quartus平台Triple-Speed Ethernet Intel FPGA IP的配置和注意事项。Quartus平台版本为Quartus Prime Pro 22.3。FPGA器件为Arria 10。硬件模式为1000BASE-T。

由于大多数信号进入芯片内部都是需要和芯片内部进行数据传递的，所以必须通过约束inputdelay和outputdelay的方式告诉工具此处的timing信息，这样才能保证输入的信号能够被芯片内部正确的采样，从而保证芯片工作正常。如上图所示，如果在设计上没有对dina，douta的数据进行约束，那么STA工具并不能够得到由外部寄存器经过组合逻辑到达rega的时间，同时也不知道dina信号和输入的cl

注意，需要删掉|UDP|并且加上““，IOPLL_2L即你需要手动布局的PLL资源的位置，即FPGA 2L BANK。PLL资源在如下位置，最左边是高速收发器，中间是2BANK，右边是3BANK。右键 Locate Node/Locate in Chip Planner。然后在*.qsf文件中添加如下指令，注意不是*.sdc文件。重新编译后查看Chip Planner，确认是否正确布局。可以发现已

Altera® Quartus® Prime Standard Edition 设置文件参考手册Quartus® Prime 专业版设置文件参考手册。

Quartus 提供了 In-System Sources and Probes Editor 调试工具，通过 JTAG 接口使用该工具可以驱动和采样内部节点的逻辑值。即通过 Sources 功能来驱动 FPGA 内部信号，通过 Probes 功能来探测内部节点的逻辑值。在系统设计还不完整的时候可以利用该工具模拟众多的输入激励。比如，可以通过该 IP 核来实时修改内部某些寄存器的值，而不用重新修改

本文档描述了一种高速串行接口 C-PHY，它可以在带宽有限的通道上提供高吞吐量，用于连接外设，包括显示器和摄像机。C-PHY 基于三相符号编码技术，通过三线三联传输每个符号 2.28 比特，目标是 2.5Gsymbols/s。C-PHY 与 D-PHY 有许多共同的特性；C-PHY 的许多部分改编自 D-PHY。C-PHY 被设计成能够与 D-PHY 共存于同一 IC 引脚上，从而可以开发双模器件

V-BY-ONE，即“Video by one”，意思是通过一根线来传输 LVDS 或 TTL 信号，它是由日本 THine 公司开发的一种替代 LVDS 的接口技术标准，专门面向图像传输。相对其他内部互联协议（PCIE，SATA）等，V-BY-ONE 具有低功耗和易用性等特点；单通道的传输速度达到 4Gbps，有效数据率为 3.2Gbps；它通过数据加扰和数据时钟恢复电路（CDR）方式，减少了

示波器基本上是一种图形显示设备——它将电信号绘制成图形。在大多数应用中，该图显示了信号如何随时间变化:纵轴（Y）表示电压，横轴（X）表示时间。显示器的强度或亮度有时称为 Z 轴，如图所示。

FPGA对I/O需求的变化适应性很强。在重新配置FPGA以实现新协议之后，只需更换物理I/O组件和连接器即可。除非I/O组件在扩展卡模块，否则需要改变板级设计。为了避免与设计变更相关的成本和工作量，设计人员一直依赖于PCI Mezzanine Card (PMC) 和 Switched Mezzanine Card (XMC)标准。然而，这些标准是多年前为单板计算机（SBCs）等通用解决方案开发的

SGMII (Serial Gigabit Media Independent Interface)，串行千兆媒体独立接口，是一种将千兆以太网（GbE）MAC（媒体访问控制）连接到物理层（PHY）芯片的标准，通常用于需要高速数据传输的网络应用，如以太网交换机、路由器和其他网络设备。对于所有速度模式，TX_CLK由MAC提供时钟源，而RX_CLK由PHY提供时钟源。CRS：Carrier Sense