petalinux-package --boot --fsbl ./images/linux/zynq_fsbl.elf --fpga --u-boot --force生成启动文件。//等待ScureCRT传递数据；所以需要把image.ub重新命名为image.ub.bin，然后再烧录（ Xilinx Tools->Program Flash）（2）将拨码开关设置为FLASH启动模式，烧录ima

（按已知的信息，CPU1会不使能L2 Cache）。CPU1往DDR中写数据后用。把CPU1中的相关代码放到CPU0中运行，PL能读到DDR中的相关数据。初步分析可能与L2 Cache有关，具体原因暂不明，欢迎留言指导。函数将数据回写到DDR，但是随后PL在DDR中读不到相关数据。设置，将L2 Cache等分给两个CPU使用。CPU0的L2设置默认，CPU1设置。平台：ZYNQ7020。

可以看到，RLC三者的电压幅度峰值，如果全部加起来是大于电源电压的幅度峰值10V的，之所以这样，因为RLC各自的电压在相位上有差异，在某个具体的时间点(t)上此消彼长，所以加起来不会大于电源电压的幅度峰值10V。这方面如果容易搞混，可以从源头去理解，电感的电流不能突变，先变化的是电压，呈现电感特性（XL>XC）的感性电路亦是如此；可以看到L、C上电压极性相互，相互抵消，所以L、C的组合相当于是短路