这两天在做XDMA和DDR接口调用时，想使用两个bd，一个bd作为PS还有XDMA和DDR的基本逻辑，另外一个bd作为DDR控制逻辑，通过AXI接口相连。测试发现，如果需要用到AXI interconnect的路由，那么AXI接口到另外一个bd，会影响另外一个bd的AXI interconnect的基本功能。

摘要：在Vivado烧录bit文件时，可能遇到bit与LTX文件不匹配导致ILA核无法识别的问题。常见错误提示包括找不到逻辑核和ILA核数量不匹配。解决方法：1)检查问题ILA的ID属性；2)修改LTX文件中对应ILA的UUID与bit文件一致后保存；3)若不确定问题ILA，需逐个核对ID，保留bit文件中存在的ILA，删除不匹配的。该问题在使用BD工程时尤为常见，需确保文件完全更新。（149字）

今天在进行FIFO仿真时，发现我的wr_clk和wr_en都没问题，但是写到一定数量，既不full也不empty，但是wr_data_counter计数器就是不增加，表明FIFO的数据没有成功写入。且之前的数据和counter的周期也对不上。各种和平时使用FIFO不一致。

即从频域角度来对理论分析模型中的理想低通滤波器进行逼近设计，根据目标设计指标要求的不同，频域滤波法又分为两种：一种是构造具有可变参数的冲激响应函数表达式，从频域逼近目标通阻带要求确定最佳参数，如sinc加窗函数截断法，基于函数频域逼近法；另外一种是利用具有目标通阻带指标的高阶数字滤波器，采用多种曲线拟合滤波器，权系数获取具有相近通阻带指标的高阶数字滤波器，采用多种曲线拟合滤波器权系数获取具有相近通

在调试JESD204B时，为了观察204B的输出信号，采用204B输出的时钟作为ILA的抓数时钟，结果提示ila core clock has stopped. unable to arm ila。既然JESD204B直接输出的core时钟不能作为ILA的抓数时钟，直接添加一个clock wiz，core时钟作为输入，输出一个和他同频同向作为ILA的时钟，ILA能够运行，测试结果正常！3. cor

ZYNQ自带ARM核处理器，芯片烧写及最小系统搭建,bit文件烧写

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本文记录关于VIVADO IP核【Memory Interface Generator 7 Series】的部分使用和配置方式，主要参考IP手册【UG586】和【DS176】中关于IP的介绍，以及【DS182】关于K7系列数据手册，【UG471】关于SelectIO资源介绍。IP内功能较为丰富，这里仅对使用到的部分进行记录，如果有错误的地方还请提醒。

也就是说这是一个高速模数信号转换芯片与逻辑器件芯片之间的标准接口。JEDEC是开发微电子行业开放标准的全球领导者，拥有3,000多名志愿者，代表近300家成员公司。