然而，最令人沮丧的是一顿操作猛如虎，分析出来却是unreachable. 或者，设计太复杂分析到最后设计验证俩人大眼瞪小眼，没人敢排版这根线能不能滤掉。例如DUT定义是：module dut ...那么，在配置文件中就写上：-top dut(这里dut是module name，不是例化名)然后在elab上将它带上：vcs -unr=unr.cfg。在实际验证中，一个一般代码量的模块，产生unrea

【代码】plusarg的基本用法。

【代码】芯片验证中dump波形的一些设置。

formal验证

(3) 如果不带sdf文件，那么就不需要做时序检测，否则不过会导致信号x态，不要夹define NTC, RECREM.(2) 网表中很多信号可能被综合没有了，被其他信号替换，如果使用了force，需要找上下级邻近模块中的信号进行替换。(3) 如果某个模块的信号全为X态，先debug clk和reset.(可能综合后某些信号没有链接)(1) 网表top层中最好将input信号设置成0，否则后仿中容

芯片验证中是使用zebu加速，开发过程中遇到的问题

【代码】plusarg的基本用法。

formal验证

(3) 如果不带sdf文件，那么就不需要做时序检测，否则不过会导致信号x态，不要夹define NTC, RECREM.(2) 网表中很多信号可能被综合没有了，被其他信号替换，如果使用了force，需要找上下级邻近模块中的信号进行替换。(3) 如果某个模块的信号全为X态，先debug clk和reset.(可能综合后某些信号没有链接)(1) 网表top层中最好将input信号设置成0，否则后仿中容

(3)中的reg_file1是寄存器模型中的block 块.（2）adapter的写法，以axi接口的adapter为例。(3) 使用uvm自带的seq来验证寄存器模型。(1) ral环境搭建。