打开vscode时发生错误：Invoke-Expression : 无法将参数绑定到参数“Command”，因为该参数为空字符串。

rt = rt + 1)：这是一个循环，它不断将 tmp 右移 1 位，直到 tmp 为 0。这个函数的意思是：这段代码实现了一个函数 clogb2，用于计算输入 value 的对数（以 2 为底的对数，通常用于计算值的二进制位宽）。rt = 0, tmp = 7，tmp 右移 1 位，tmp = 3，rt 加 1。rt = 1, tmp = 3，tmp 右移 1 位，tmp = 1，rt 加 1

Round-Robin调度算法

Error: (vlog-7) Failed to open design unit file … 问题现象vivado无法调用modelsim仿真工具，提示错误：Error: (vlog-7) Failed to open design unit file “…”原因文件路径名称过长解决办法1.将工程移动到根文件夹。2.将工程中无法打开的文件所在的路径变短，例如：无法打开的是某个IP核下的文件，

【代码】【python】网络数据包有效数据提取及进制转化。

（例：DDR4-3200的物理时钟为1600MHz，有效频率为3200MT/s）突发长度（Burst Length）：连续传输数据块的大小（BL=8为典型值）指RAM芯片与外部（如CPU/FPGA）连接的数据线数量（单位：位）FPGA片上BRAM：通常为16/32/64位（可配置）有效频率：6400 MT/s（DDR双沿 + 预取技术）效率因子：1.0（无刷新开销，随机访问延迟可隐藏）有效频率：3

【代码】【python】网络数据包有效数据提取及进制转化。

【Libero】IO问题：port name doesn’t exist in the netlist or is not connected to an IoCell macro at PDC Line。代码中未使用I2C_2_SDA-I2C_7_SDA,工程将这几个信号优化删除了，因此在IO_EDITOR界面没有这些管脚。导致布局布线的时候出错。查看代码是否写错，未使用这些被优化的信号。修改代

在D0在SCLK下降沿被采样后，还需要一个SCLK的上升沿以更新输出，通过仿真发现，SPI波形最后少了一个SCLK上升沿。因此只有前一个被写的通道数据有更新，另一个通道的数据未更新。在调试TLV5638芯片时，参考手册例子配置芯片，手册如下图所示，AB两通道不能同时更新，只有一个通道更新。第二个步骤和第三个步骤都写两遍。

打开IP核工程，勾选完整的Kintex、Zynq、Virtex系列。输入tcl指令：upgrade_ip [get_ips]由于工程更换芯片型号，导致IP核被锁住，如下图所示。