【代码】【python】网络数据包有效数据提取及进制转化。

（例：DDR4-3200的物理时钟为1600MHz，有效频率为3200MT/s）突发长度（Burst Length）：连续传输数据块的大小（BL=8为典型值）指RAM芯片与外部（如CPU/FPGA）连接的数据线数量（单位：位）FPGA片上BRAM：通常为16/32/64位（可配置）有效频率：6400 MT/s（DDR双沿 + 预取技术）效率因子：1.0（无刷新开销，随机访问延迟可隐藏）有效频率：3

【代码】【python】网络数据包有效数据提取及进制转化。

【Libero】IO问题：port name doesn’t exist in the netlist or is not connected to an IoCell macro at PDC Line。代码中未使用I2C_2_SDA-I2C_7_SDA,工程将这几个信号优化删除了，因此在IO_EDITOR界面没有这些管脚。导致布局布线的时候出错。查看代码是否写错，未使用这些被优化的信号。修改代

在D0在SCLK下降沿被采样后，还需要一个SCLK的上升沿以更新输出，通过仿真发现，SPI波形最后少了一个SCLK上升沿。因此只有前一个被写的通道数据有更新，另一个通道的数据未更新。在调试TLV5638芯片时，参考手册例子配置芯片，手册如下图所示，AB两通道不能同时更新，只有一个通道更新。第二个步骤和第三个步骤都写两遍。

打开IP核工程，勾选完整的Kintex、Zynq、Virtex系列。输入tcl指令：upgrade_ip [get_ips]由于工程更换芯片型号，导致IP核被锁住，如下图所示。

在用zynq调试板卡时出现以下问题。解决办法：断电重新插拔Jtag。

查看代码中是否存在状态机的状态没有写全，或者default中直接写了null。vivado打开时序报告，如下图。表示存在锁存器Latch。

将TCL中的ZYNQ的版本号改为适配2022的版本号，比如zynq在vivado2022中的版本号是3.4，在vivado2023中的版本号是3.5，因此需要改写这个数字。vivado 2022.2打开vivado工程2023.2版本，由于兼容性问题导致打不开。通过导出高版本的工程的TCL文件，再将TCL文件导入到低版本的vivado工程中。将TCL中的版本号由高版本改为低版本。将tcl导入到新的

在使用xilinx 的官方IP-FIFO进行FPGA开发时，仿真发现FIFO写入和读取数据一致未出现问题。在烧写程序实测时，发现FIFO写入和读取数据不一致，有中间的单个bit发生错误。定位原因：FIFO的读写时钟是异步的，且时钟与信号不是同步的，或者读写时钟接反，导致写入数据和读取数据不一致，出现几bit错误额现象。