本文介绍了 AC7t1500 器件上 PCIe×8/×16 接口与 FPGA 架构、存储子系统的片上网络连接设计，核心逻辑目标频率 500MHz。设计支持 BFM 和 RTL 两种仿真模式，前者快速做初步性能测试，后者基于 Synopsys VIP 实现周期精确仿真但耗时更长。详解了 DMA 数据传输、寄存器读写、FPGA 主逻辑与 PCIe 交互等功能，还介绍了仿真环境配置、器件仿真模型安装、设

本文档介绍了一系列基于Speedster®7t机器学习处理器（MLP）的参考设计。本设计展示了MLP的灵活配置能力，以及其与配套的块随机存取存储器（BRAM）和本地随机存取存储器（LRAM）结合，构建高性能、多模式矩阵与向量乘法系统的实现方式。