1

器件物理 · 量子修正泊松（TCAD 必备）​

∇·(ε∇ψ) = −q(p−n+N_D−N_A) + ∇·P_QM

量子修正泊松方程（QM-corrected Poisson）​

- ψ(r)：静电势
- ε：介电常数（Si ~11.7ε₀；SiO₂ ~3.9ε₀；HfO₂ ~20–25ε₀）
- q = 1.602×10⁻¹⁹ C
- n,p：载流子浓度
- N_D,N_A：掺杂浓度（1e17–1e20 cm⁻³）
- P_QM：量子极化项（来自密度梯度 / 有效势 / Schrödinger–Poisson 自洽）
1–3 nm 节点典型：EOT ≈ 0.7–1.3 nm（高κ叠层：HfO₂ + IL SiO₂）；若把SiO₂等效当"纯氧化物看"，EOT<1 nm 已进入直接隧穿主导区

在 <7 nm 节点后，量子限制效应会让经典漂移-扩散的预测误差 >10–15%，必须用 QM 修正或 NEGF。边界条件：硅/氧化物界面连续性 ψ、D=εE；远离结处 ψ→Φ_bulk（耗尽近似或费米势）。

Schrödinger–Poisson 自洽、密度梯度模型、TCAD（Sentaurus/Atlas/Silvaco）、NEGF、WKB 近似

用于 Tensor Core 的 MAC 单元标准单元库的器件建模：I_on/I_off 曲线、阈值散布、亚阈斜率退化预测 ⇒ 决定你能堆叠多少个MAC、能不能关得住电。

2

器件物理 · 超薄栅氧化层直接隧穿（Direct Tunneling）​

I_g ≈ A_g · ∫ T_WKB(E) · f(E) dE ；T_WKB ≈ exp[−2∫_{x1}^{x2} κ(x) dx]

直接隧穿栅泄漏电流模型（WKB近似）​

- A_g：有效栅面积（对 MAC 级 net：ΣA_g,cell 巨大）
- κ(x)=√{2m*·[Φ_B(x)−E]/ħ²}
- m*：有效质量（SiO₂ m*≈0.42m₀；HfO₂视能带不同）
- Φ_B：势垒高度（Si/SiO₂ ~3.1 eV；金属栅~不等）
- EOT=0.8–1.3 nm ⇒ I_g 呈 指数敏感​ 于 EOT/局域厚度涨落[br>实测语义：EOT < ~3 nm，栅隧穿在"近平衡"也存在，冲击 standby 功耗与 SRAM 保持

边界：V_gs 低/零时仍漏（这就是"关不断"的源头之一）；随 EOT↓，I_g 指数↑。对高κ叠层，陷阱辅助隧穿（TAT）也会叠加进来。

Fowler–Nordheim 隧穿 vs 直接隧穿分界、TAT（multiphonon trap-assisted）、高κ栅叠层工程

1–3 nm GPU 里 时钟门控/电源门控后的静态功耗预算、SRAM cell 的 V_min 下限、retention margin。

3

器件物理 · GAA 静电缩放长度 λ（短沟道控制判据）​

λ≈√( ε_si/ε_ox · t_ox · A/P )

GAA（纳米片/纳米线）自然静电缩放长度​

- A：沟道横截面积（nanosheet A=W_ch·T_ch）
- P：栅控周长（nanosheet P≈2(W_ch+T_ch)，圆柱 P=2πr）
- t_ox：等效栅介质厚度（EOT 折算到 SiO₂ 单位）
2 nm 节点例：L_g≈12–16 nm；CGP≈45 nm；EOT≈1.0–1.3 nm；nanosheet W≈10 nm、T≈3–5 nm 量级

判据：L_g ≳ 3–6×λ才能压住 DIBL/漏致势垒降低。GAA 靠最大化 P/A（周长/面积）把 λ 压下去，所以允许更短的 L_g 仍可控。

DIBL、V_th roll-off、source/drain 耗尽耦合、CFET 延伸（互补堆叠）

Tensor Core 的 标准单元高度预算（决定了每个 MAC/加法器/寄存器占几根 track）⇒ 决定 GPU shader/tensor slice 能放多少并行度。

4

器件物理 · 源-漏直接隧穿（DSDT）概率（NEGF 语境）​

T(E)∝exp[−2∫_{0}^{L_ch} √{2m*(Φ(x)−E)}/ħ dx]；I_ds,off∼I_thermionic+I_DSDT

源-漏直接隧穿泄漏（DSDT）—亚阈极端项​

- L_ch：物理沟道长度（真物理：1–3 nm 节点名里 L_ch 通常仍 10–16 nm；但若真缩到 L_ch∼2–3 nm，DSDT 会爆炸）
- Φ(x)：沿沟道的势垒形状；可通过 bound-charge engineering / 高有效质量取向 / 应变来抬势垒压 T

当 L_ch 逼近几个 nm 量级，电子波函数"渗过"整个沟道 ⇒ 关态不再靠"势垒高度"而靠"势垒宽度"；此时 I_off 会被 DSDT 钳住——这就是所谓 Moore 尽头​ 的一类物理表述。

NEGF + 紧束缚 / k·p 连续模型、量子束缚态、source depletion length 控制

决定 1–3 nm GPU 的 最低可用 V_dd（你不能无限降 V_dd 因为 off-state 会被 DSDT 吃掉），进而锁死 MAC 能效上限。

5

互连 · 极限尺寸 RC 延迟（局部/半全局 Metal 1–3）​

τ_wire ≈ R·C ；R=ρ·L/(W·T·(1−Δ_rough))；C=C_pp+C_fringe

窄线 RLK（线边缘粗糙度）+ 孔隙/barrier 引起的电阻爆炸模型​

- ρ(T): Cu ρ₀≈1.68 μΩ·cm，但 <20 nm linewidth 时 ρ_eff 可飙到 3–5×（表面散射/barrier/liner 占体积）
- Δ_rough：线边缘粗糙度损耗有效截面积
- barrier/liner 厚度：~1–2 nm（TaN/Ta 不可再薄 ⇒ 占截面比更大）
- 典型：局部层 pitch 20–30 nm 级（3 nm/2 nm 节点 BEOL 趋势），RC 延迟开始吃掉 MAC 吞吐增益

边界：当 W,T→原子层尺度，电阻率不再是 bulk 常数，要用 Fuchs–Sondheimer / Mayadas–Shatzkes 修正；通孔/barrier 成为瓶颈。

BEOL 多孔低κ（κ≈2.0–2.5）、air gap、semi-damascene、背面供电（BSPDN/backside power）用以回血 RC

1–3 nm GPU 的 脉动阵列/乘加树/寄存器堆 ↔ L1/L2 ↔ HBM 接口​ 的线长预算：MAC 面积越小，走线占比越致命——RC 决定你能不能把 MAC 阵列摊大。

6

存储 · SRAM 6T 读稳定性（SNM）​

SNM = min{(ΔV_x)² over butterfly curve} ；V_IL/V_IH from β-ratio=(W/L)_p/(W/L)_n

静态噪声容限（SNM）与 β-ratio / V_dd 缩放约束​

- V_dd：0.55–0.75 V（1–3 nm 节点 GPU 的典型目标区间；SRAM 往往更高一点才能 retain）
- σ(V_th)↑↑（随机掺杂波动 RDF + 线边缘 + 薄膜厚度涨落 ⇒ V_th 变异 σ∝1/√WL）
- 读破坏判据：I_pass·(V_dd−V_th_pass) vs I_pull-down；β-ratio 决定"0"能压多低

当 cell 面积缩小到极限，V_min 由 SNM 与 write-margin 决定，不是由"能开关就行"。V_dd 不能无底线降，否则 yield 崩盘。

Assist techniques：negative bitline（V_bbl）、wordline underdrive/overdrive、read-decoupling 8T/10T、PUF/良率建模

GPU 寄存器堆 / L1 I-cache / L2 tag + data（SRAM主导）​ 的容量上限与 clock freq 上限——矩阵乘吞吐 P=TFLOPS 的底座是"内存墙"不是 ALU。

7

矩阵乘 · MAC 阵列理想吞吐（Tensor Core 级）​

Throughput_peak = N_MAC · f_clk · OPS_per_MAC ；N_MAC = Tile_area / A_MAC ；TFLOPS = N_MAC·f·2 /10¹²

MAC 阵列峰值矩阵乘吞吐模型（带面积/功耗天花板）​

- N_MAC：乘加单元数
- A_MAC：1 MAC 占用面积（nm²），随 1→2→3 nm ↓，但 不是等比（布线/库高度/寄存器/控制开销占比回升）
- f_clk：目标频率（1–3 nm 名目 1.5–2.5 GHz 级，但 IR-drop/热/变异会把可运行频率压回去）
- OPS_per_MAC=2（FMA：A·B+C 算 2 op）
⇒ TFLOPS_peak = 2·N_MAC·f /10¹²

这是"纸面公式"——真正 GPU 跑 GEMM 时，bound 常在：SRAM带宽(N_bank×BW_bank)、network-on-chip/交叉开关、HBM 带宽、功耗（I_g+switching）。

GEMM tiling、register blocking、Tensor Memory Accelerator / shared memory bank conflict、precision（TF32/FP16/BF16/INT8/INT4）→ 每 MAC 可打包更多 ops 但不改面积模型

1–3 nm GPU die size 规划/架构探索（该放更多 MAC 还是更多 cache / 更多 HBM 通道？）；也用于 benchmark "density翻番≠TFLOPS翻番"。

8

功耗 · 动态 + 泄漏 + 隧穿合成​

P_total ≈ α·C_eff·V_dd²·f + (I_subthreshold+I_gate_tunnel)·V_dd + I²·R_IR·V_dd

GPU MAC 阵列合成功耗模型（1–3 nm 关键项拆分）​

- α：toggle activity（MAC 类 systolic 很高）
- C_eff：net+cell cap（BEOL 缩 pitch ⇒ C↓慢，R↑快）
- I_subthreshold ∝ e^{V_gs/V_A}（DIBL 让 V_A 更小）
- I_gate_tunnel：见 No.2，当 EOT 极限时成主要 standby 项
- R_IR：背面/正面供电 drop（1–3 nm 常引入 背面供电网络 BSPDN​ 来缓解）

在 1–3 nm 节点名里，P_leak 占比会上升（I_gate_tunnel + 短沟变异），于是最大可持续 f 被 TDP 先封顶，而不是"能跑多快就跑多快"。

DVFS、power gating domain、clock gating efficiency、thermal coupling（GPU hotspot）、backside power 设计

1–3 nm GPU TDP 预算分配：Tensor Core 可以吃掉 60–80%+ die power；漏电机理决定"idle/light load"也要烧电 ⇒ 影响数据中心 PUE/成本。

9

良率/变异 · V_th 统计尾（SRAM + MAC 路径）​

σ(V_th) ≈ (q·t_ox/ε_ox)·(t_si/3ε_si)·√(N_A/(WL)) ；(or σ∝1/√WL)；Y≈Π_cell Π_path erf_tail

随机变异导致的 V_th 散布 & 良率尾模型​

- t_ox/EOT：0.7–1.3 nm（高κ叠层）
- WL：沟道面积公式 (W_eff·L_eff)；越缩 σ(V_th)↑
- RDF + OTF（oxide thickness fluctuation）会驱动 I_gate 变异同步放大
- 对 6T SRAM：V_min 由 左尾 V_th 低 + 右尾 V_th 高​ 共同掐脖子

边界：当 cell 面积缩到某点，σ/μ(V_th) 大到让 V_min 反弹上升（你得抬 V_dd 来保 yield）——这就是 "scaling doesn't help until you change device/material" 的量化表达。

RDF/OTF/metal edge roughness 的 atomistic 3-D 仿真、Monte Carlo、ASIC/GPU 良率建模

1–3 nm GPU SKU binning策略：同die不同频率/不同cache cut/不同ECC冗余 ⇒ 都由变异尾成本决定。

矩阵方程式​

在有限-volume/有限-difference离散网格（节点 i∈Ω）上：
K·Ψ = b(n,p,ND,NA)​
其中刚度 K_ij = ∇·(ε∇)​ 离散为稀疏对称正定矩阵；右端 b​ 含 q(p−n+ND−NA)​ 与量子修正项 ∇·P_QM

中文名称​

离散泊松矩阵系统（QM-aware）

矩阵及参数列表（含数值/区间）​

- Ψ = [ψ_i]：节点静电势向量（V），典型 GPU logic NMOS 区 ψ 摆幅 ≈ 0–1.0 V
- ε：介电（Si ≈ 11.7ε₀；high-k ≈ 20–25ε₀；IL SiO₂ ≈ 3.9ε₀），逐单元赋值
- e = 1.602×10⁻¹⁹ C；ε₀=8.854×10⁻¹² F/m
- n,p​ 由 Fermi–Dirac/Fermi 近似：n=n_i²·exp((E_fn−E_i)/kT) 等
- EOT（stack）≈0.8–1.3 nm：这意味着栅叠层进入强隧穿敏感区，必须用 QM 修正或 Schr–Poisson/NEGF（纯经典 Poisson 会产生系统误差）
- 网格尺寸 Δx：在 1–3 nm 节点常取 Δx≈0.2–0.5 nm​ 穿越界面（保证 EOT/IL 分辨率）

详细说明（边界/数字）​

Dirichlet BC：肖特基/金属栅 φ_wk≈4.1–4.6 eV（TiN基可调）+ 硅功函数差；Neumann：截断面 ∂Ω 用 zero-flux 或 periodic 镜像。
当 EOT 逼近 ~0.7–0.8 nm 等效（high-k 折算），即使"物理厚度"3 nm，你也必须加 P_QM（密度梯度或有效势），否则 I_off 与 C‑V 都会漂。

关联知识​

Schr–Poisson 自洽、NEGF、密度梯度（DG）、TCAD（Sentaurus/Atlas）

GPU 场景​

Tensor Core MAC 的 StdCell 库：I_on/I_off、V_th 散布、亚阈斜率退化 ⇒ 决定 MAC 密度/可关断漏电预算

矩阵方程式​

沿 x 穿过栅叠层（IL SiO₂ / high-k / IL）用 2×2 传输矩阵（或 Airy 转移矩阵）逐层拼接：
[χ(x_{j+1}); χ'(x_{j+1})] = M_j · [χ(x_j); χ'(x_j)]​
其中 M_j = M_j(barrier step/slope)，整体 M = M_N···M_1，透射 **T(E)∝1/

中文名称​

栅介质隧穿传输矩阵（WKB/Airy 近似层叠）

矩阵及参数列表（含数值/区间）​

- 势垒 Φ_B(x)：Si/SiO₂≈3.1 eV；high-k/Si ≈1.5–1.8 eV（价带/导带偏移不同）
- m*：SiO₂ m*≈0.42m₀；HfO₂ 各向异性但常用 0.1–0.2m₀ 量级做 order-of-magnitude
- EOT≈0.8–1.3 nm：当等效 SiO₂ 很薄时，T 对厚度起伏 δt 极其敏感：δt≈0.1 nm 就能让 J_g 变 ±(数倍)（经典经验：~1 decade/0.2 nm 趋势）[br>- A_g,cell：单管栅面积；MAC 阵列 ΣA_g 极大 ⇒ 即使 J_g≈10⁻³–10⁻¹ A/cm² 也会变成可观的 standby 漏电

详细说明（边界/数字）​

边界条件：波函数在介质界面连续 ψ, (1/m*)ψ' 连续；在金属栅侧指数衰减截断。
工程判据：对 HPC GPU，一般把可接受栅 J_g 压到 ≲10⁻²–10⁻¹ A/cm²​ 级，这就强制 EOT 不能继续靠"纯减薄 SiO₂"而要靠 high-k + IL 控制。

关联知识​

Fowler–Nordheim vs 直接隧穿分界（t_ox≲3 nm 直接隧穿主导）

GPU 场景​

时钟/电源门控后的 I_gate_tunnel·V_dd​ 进入 TDP；也影响 SRAM retention V_min（栅漏电会通过 PU PG 漏到节点）

矩阵方程式（截面形式）​

对一维泊松在截面 Ω_ch 内：∇_t·(ε∇_t ψ_t)=0，边界 ∂Ω_ch 受栅电极电位 φ_g 通过 oxide 耦合：
可用 C_surf 积分写成 [P]·ψ_node = φ_g​ 的边界权重；从扰动解可得经典判据 λ≈√(ε_si/ε_ox · t_ox · A/P)

中文名称​

GAA nanosheet 截面电容耦合矩阵 ⇨ 静电缩放长度 λ

矩阵及参数列表（含数值/区间）​

- Nanosheet 宽度 W_ch≈10–20 nm，厚度 T_ch≈3–6 nm（典型仿真实例：W=10 nm、T=5 nm、Lg=16 nm、EOT≈0.78 nm）
- 栅长 Lg≈12–16 nm；接触多晶间距（CGP/CPP）≈44–48 nm​ 量级
- P/A（周长/面积）：矩形 sheet 近似 P≈2(W+T)、A≈W·T ⇒ 典型 P/A≈(2×(10+5))/(10×5)=30/50=0.6 nm⁻¹（数量级）
- EOT（折算 SiO₂）=0.9–1.3 nm​ ⇒ λ 几十 nm 级，但仍要求 Lg≳3–6λ​ 压 DIBL

详细说明（边界/数字）​

边界：sheet 四面受栅（底部 via 埋氧/BOx 仍需计入）；功函数金属栅 φ_m 决定 V_th≈φ_m−φ_si−(…)。
当你从 FinFET 切到 stacked sheets（2–3 层），有效总 Weff = ΣW_sheet 变大，但层间间距也会被 STI/隔离与寄生 C 拉扯。

关联知识​

DIBL、V_th roll-off、CFET（垂直互补堆叠）

GPU 场景​

决定 标准单元库高度/track​ ⇒ Tensor Core datapath 每 mm² 能塞多少 MAC ⇒ TFLOPS 上限的分母

矩阵方程式​

[E I − H − Σ]^{−1}​ 形式：
(G^{R})(E) = [E I − H − Σ(E)]^{-1}​ ，Σ=Σ_S+Σ_D+Σ_phonon+…
I_{ds} ∝ ∫ Tr[Γ_S(E) G^{R} Γ_D(E) G^{A}] (f_S−f_D) dE

中文名称​

NEGF 矩阵格林函数（量子输运 / DSDT 判据）

矩阵及参数列表（含数值/区间）​

- H：Hamiltonian 矩阵（紧-binding/Wannier：s/p orbitals），在 Lg≈12–16 nm 下至少 H∈ℂ^{Nb×Nb}​ 中 Nb 可达数千～万（若原子级）
- Σ：自能矩阵（源/漏接触宽带 ⇒ Σ∝e^{i k a} 耦合）
- Lg=12–16 nm​ 常见；若有人把"1 nm"理解为"真沟道长度 1–3 nm"，则 κ(x)​ 积分极小 ⇒ T→不忽略 ⇒ I_off 被 DSDT 钳位（这才是物理尽头）
- 实用判据：多数 3/2 nm 节点名仍用 Lg>10 nm，所以经典 drift-diffusion + QM 修正仍够用；但做 variability/RDF tail​ 时必须打开 atomistic + NEGF 验证尾部

详细说明（边界/数字）​

边界：源/drain 接触处 Gibbs 分布 f(E−E_F,S/D)；在界面匹配边界条件用 self-energy 注入态。
数值坑：1–3 nm 节电下 ΔL（depopulation length）/band-to-band​ 容易污染 sub-Vth，需要仔细 cutoff 能量窗。

关联知识​

NEGF、tight-binding/sp3d5s*、Wigner 泛函、Landauer–Büttiker

GPU 场景​

用来量化 I_off 下限​ ⇒ 从而锁 Vdd,min​ ⇒ 锁 MAC 能效与 leakage TDP（尤其 idle/clock-gated 状态）

矩阵方程式​

节点 Modified Nodal Analysis（MNA）形式：
[G + s C]·V(s) = J(s)​ （s=jω）
其中 G_{pq}=∑(1/R_seg)，C_{pq}=∑C_coupling(seg↔seg')​ 来自线间 fringe/parallel plate

中文名称​

BEOL 互连导纳矩阵（RLC，尺寸效应版）

矩阵及参数列表（含数值/区间）​

- 局部 Metal-1/2 pitch 在 3 nm 节点趋势 ≈23–30 nm；线宽 W≈(pitch−space)≈10–14 nm 级，厚度 T≈20–30 nm（via 堆叠会不同）
- Cu ρ_bulk≈1.68 µΩ·cm；但在窄线中有效 ρ_eff 被 表面散射 + 晶界 + barrier(≈2–3 nm TaN/Co)​ 推高，文献讨论中 10 nm 级 Cu 有效电阻率可达 ≈6–10 µΩ·cm 量级，且在 <10 nm 特征"barrier 占比"会吃掉导电截面；工程常用区间标记：ρ_eff,Cu,narrow ≈(2–4)×ρ_bulk​ 作为风险区间（取决于 liner/roughness）
- 单位长 R≈ρ_eff/(W·T_cond_eff)；C 用 ε_lowk≈(2.0–2.5)ε₀​ 的 fringe 近似
- τ_wire≈R·C​ 在 MAC↔SRAM↔NoC 的半全局段会到 几 ps/mm–十几 ps/mm，当频率推到 2+ GHz 时相位/斜率失真不可忽视

详细说明（边界/数字）​

边界：driver end 接 R_drv + V_dd slew；load end 接 C_gate(MAC FF/SRAM bitline)。
数字：Metal-1 pitch≈24 nm ⇒ W_cond(净Cu)可能只剩 ≈W_trench−2×t_barrier≈10−2×2=6 nm​ 量级（极端情况），这就是为何 1–3 nm 节点开始讨论 Ru/Co/barrier-less 或 semi-damascene/背面供电(BSPDN)​ 来止血 RC。

关联知识​

Fuchs–Sondheimer、Mayadas–Shatzkes、TDDB/EM、BSPDN/backside power

GPU 场景​

MAC 阵列铺太大后：not ALU-bound 而是 wire-limited：Σ(RC) 决定你能不能把 systolic/乘加树时钟闭合并喂饱 bank 带宽。

矩阵方程式​

6T 可视为两反相器交叉耦合：状态 x=[V_L;V_R]，小信号 Jacobian：
J = [∂f_1/∂V_L ∂f_1/∂V_R; ∂f_2/∂V_L ∂f_2/∂V_R]​ 在 bistable 点（读破坏/写翻转附近）
SNM 可表达为：在 butterfly 环线上找最大内嵌方 ⇒ 等价于某组 ΔV​ 满足 J 的特征方向​ 弱化

中文名称​

6T-SRAM 小信号 Jacobian / SNM 几何矩阵判据

矩阵及参数列表（含数值/区间）​

- Vdd 运行区间：3 nm FinFET SRAM 硅报告给到 宽范围 0.48–1.2 V，且 0.75 V @85°C 仍可达 1.9 GHz​ 级别（HC 类宏）；HD 类可更低 Vmin 但更挤面积（例 0.021 µm² HD 单元 Shmoo 到 ≈0.5 V）
- β-ratio=(W/L)_PU/(W/L)_PG​ 典型 ≈1–1.5​ 用于 HD；高速 HC 会把 PG 做强些但会伤 RSNM
- σ(V_th)​ 在 3nm 级来源：RDF + OTF + LER；cell 面积小 ⇒ σ(V_th)∝1/√WL​ 上升；工程里 cell-σ 常用 ≈3–5 σ total​ 做尾估计（对应 V_th spread 数十 mV）
- SNM​ 数量级：在 Vdd≈0.6 V 可落在 ≈120–150 mV​ 附近（随 bitcell 尺寸/assist 变化）

详细说明（边界/数字）​

边界：读时 BL 预充到 Vdd，PG 导通 ⇒ "0"节点被抬到 V_rise≈Vdd−V_th,PG；写时 BL=Vdd 强迫翻转需 β-ratio​ 满足 write-trip 不等式；这些不等式可写成 2×2 负载线矩阵相交条件。
数字：当 Vdd<0.55 V，RSNM 可能掉到 <100 mV​ ⇒ 需要用 V_bbl(negative bitline) / WL boost / read-decouple(8T)​ 等代价换 yield。

关联知识​

RSNM/WSNM/HSNM、assist techniques、yield model（cell-σ→defect probability）

GPU 场景​

Register file / L1 tag+data 的 容量↔Vmin↔面积↔TDP​ 三角；Tensor Core 吞吐 P=TFLOPS 现实中被 SRAM 带宽与 RSNM-safe Vdd 框死。

矩阵方程式（核心）​

C = A·B + C（通常 tile 后 C_{ij}=Σ_k A_{ik}·B_{kj}，硬件按精度打包为 FMA）

中文名称​

GEMM 分块矩阵乘积（TensorCore/脉动阵列视角）

矩阵及参数列表（含数值/区间）​

把它写成显式矩阵分块：
A = [A_{ik}]，分块大小常为 (M,K)=(16,16)/(32,32)​ 按 precision（TF32 BF16 FP16 INT8 INT4）
硬件等价：每 MAC 周期产出 2 op（FMA: a·b+c），因此：
TFLOPS_peak = (N_MAC · f_clk · 2) / 10¹²
- f_clk：1–3 nm 节点 GPU shader core 可标称 ≈1.5–2.5 GHz，但受 IR-drop/热/漏电常 可售频率更低
- N_MAC：由 die 面积里 Tensor slice 占比、SRAM bank 吞吐、NoC width决定（不是只看"密度翻倍"）

详细说明（边界/数字）​

你要补的"矩阵"不仅是 A,B,C，而是 dataflow 的索引矩阵：
systolic 里 C_{i,j}​ 的归约沿 diagonal/row/col schedule，可用 P∈{0,1}^{T×K}​ 的映射矩阵描述"哪个cycle哪个MAC拿到哪对 (a,b)"。
边界：当 SRAM bank conflict​ 或 HBM 带宽上限(BW≈数 TB/s)​ 先到，TFLOPS_peak 只是 ceiling，real utilization 常见 40–75%​ 依赖 kernel shape。

关联知识​

Tile size selection、register blocking、shared-mem bank conflict、tensor memory accelerator

GPU 场景​

1–3 nm 代际规划：该加 MAC 还是加 L2/加 HBM 通道？—这是唯一一行"纯矩阵运算"，但它上面5行（1–6）决定它能不能真的跑到那个 ceiling。

矩阵方程式​

P = [P_dyn; P_leak; P_gateTunnel]，热耦合：
T_node = Γ·P + T_amb​ ，其中 Γ_{ij}（热格林/阻矩阵）来自硅/互连/BEV/散热堆叠

中文名称​

MAC 阵列功率向量 + 热阻矩阵（TDP闭包）

矩阵及参数列表（含数值/区间）​

- α·C_eff·Vdd²·f：Vdd≈0.55–0.75 V（SRAM侧可更低但逻辑 core 常更高），MAC toggle α≈0.15–0.35（密集 matmul 偏高）
- I_gateTunnel：来自 EOT≈0.8–1.3 nm 区的高κ栅叠层（可接受但仍必须 budget）
- R_IR：背面供电/凸点/封装 ⇒ 1–3 nm GPU 常讨论 BSPDN​ 来降低 IR 与 PDN 阻抗
- 热：GPU hotspot 允许 ΔT≈60–90°C 以上，反过来推 f_max,sustained​

详细说明（边界/数字）​

边界：power gating domain 关断时 I_gateTunnel​ 仍存在（因为 V_gs≈0 但 oxide 超薄 ⇒ 非零 J_g）；idle 功耗下限不再"接近0"，而是被 ΣA_g·J_g​ 锚住。

关联知识​

DVFS曲面、EM/Irms、hotspot throttling、BSPDN/PowerVia

GPU 场景​

1–3 nm GPU SKU 的 TDP 档位（250W/350W/450W+）本质来自这组矩阵闭环，不是从" denser = faster"线性外推。

矩阵方程式​

设每个 cell/path i 的临界 margin m_i = a_iᵀ·δθ + noise，其中 δθ∼N(0, Σ)，Σ∈ℝ^{k×k}（k=维度：L,W,T,EOT,掺杂,…）
fail prob ≈ Φ_tail(μ_m, Σ_m)（多变量正态尾 / 联合概率）

中文名称​

随机变异协方差矩阵 → 良率尾（SRAM + 关键路径）

矩阵及参数列表（含数值/区间）​

- Σ 对角元例子：σ²(LER) on W/T；σ²(EOT)（interface/IL 起伏）；σ²(RDF)∝1/√WL；在 3 nm 级 cell 里这些叠加后常让 cell V_th spread σ_cell≈30–70 mV​ 量级（取决于 area/flavor）
- 对 6T 常用判据：Vmin 受限于 RSNM safety≈(若干)×σ，工程上用 ≈5–6 cell-σ​ 对应 ppm 级 fail；一旦追求更低 Vdd，所需 margin 与 Σ 直接冲突

详细说明（边界/数字）​

边界：当 EOT 想再往下（<0.8 nm 等效），interface layer 与 roughness 起伏的 相对误差 ΔEOT/EOT​ 会爆炸，这就是很多综述强调的 下限并非"原子半径壁"而是 IL+roughness 非缩放性。
结果：你会看到"节点名进步"但 Vmin 不降甚至反弹，只能用 assist/redundancy/ECC/perf binning 消化。

关联知识​

Monte Carlo、SRAM yield bitmap、binning、ODA/ELS DTCO

GPU 场景​

1–3 nm GPU 的 SKU 分级（同光罩不同电压/频率/缓存容量/纠错开销）本质上就是这条 Σ 的投影。

领域​

器件物理 · TCAD 静电势求解（GAA纳米片截面+沟道轴向）

方程式​

K Ψ = b​ —— 稀疏刚度矩阵 × 电势向量 = 电荷+量子修正源

中文名称​

离散泊松矩阵方程（栅极超薄EOT区需QM修正项）

数学方程式及参数列表
（矩阵形式·详细参数·数值/区间）​

■ 矩阵方程

对有限体积网格节点 i=1…N_node（沟道/氧化物/衬底全域剖分）：

K ∈ ℝ^{N×N}​ ，对称正定稀疏（每条边(i,j)贡献 ε_{ij}·A_{ij}/d_{ij}）
Ψ = [ψ₁ … ψ_N]ᵀ​ （单位：V，典型摆幅 0 ≤ ψ_i ≤ Vdd ≈ 0.55–0.75 V，逻辑IO可到1.0V）
b = [b₁ … b_N]ᵀ​ ，其中：

b_i = (q/ε₀)·(p_i − n_i + N_D − N_A)·V_i − [∇·P_QM]_i

■ 关键参数（数值/区间）

|符号 |含义 |取值/范围（1–3nm节点语境） |
|---|---|---|
|ε₀​ |真空介电 |8.854×10⁻¹² F/m |
|ε_Si​ |Si相对 |11.7 ε₀​ |
|ε_IL(SiO₂)​ |界面层 |3.9 ε₀​ |
|ε_HK(HfO₂)​ |高κ |20–25 ε₀​ |
|EOT​ |等效氧化物厚 |0.75–1.3 nm（高κ+IL折算成SiO₂当量）|
|t_HK物理​ |HfO₂物理厚 |≈2.5–4 nm（下界受IL≈0.4–0.6nm钳位） |
|q​ |元电荷 |1.602×10⁻¹⁹ C |
|kT/q​ |热电压@300K |≈0.0259 V |
|Δx_mesh​ |界面处网格 |0.15–0.4 nm（必须分辨IL/EOT与量子峰） |
|n_i(Si)​ |本征浓度 |≈1.0×10¹⁰ cm⁻³（但强反型n≈N_ch） |
|N_A(ch)​ |沟道掺杂 |≈5×10¹⁶ – 2×10¹⁸ cm⁻³（常近本征更常见，RDF控制） |
|P_QM​ |量子极化项 |DG模型：P_QM ∝ γ²∇n·∇n项；或自洽Schrödinger–Poisson替代 |

■ K的非零模式（1-D简化示意，3-D同理拼边）
在一维相邻节点i,i+1：
K_{i,i} = Σ_{neighbor j} ε_{ij}A_{ij}/Δx_{ij}​ ， K_{i,i+1} = −ε_{i,i+1}A_{i,i+1}/Δx_{i,i+1}
在栅介质/界面处：ε跳变（11.7→3.9→20+），故K自动编码D的连续性。

■ 边界条件写成矩阵行替换
栅金属接触节点集 ∂Ω_gate：Ψ_j = φ_m − φ_Si_working ≈ −(0.2 to +0.4) V​ 相对（取决于TiN功函数 φ_m≈4.1–4.6eV调Vth）
截断对称边界：K的行替换为 [0 … 1 … 0]·Ψ = 0（Neumann零通量）

详细说明
（含边界条件/数字/区间/描述）​

当EOT压入<1.0nm等效，经典泊松算出的反型层太靠近界面、C-V失真；必须加∇·P_QM或改用Schrödinger–Poisson（沿垂直沟道方向解1-D/2-D confinement，把n(y,z;ψ)表为费米填布的subband求和）。IBM公布的GAA实验结构：3层纳米片，每张w≈14nm、t≈5nm、Lg=12nm、CGP=44nm——这种几何下，K的condition number与网格各向异性极强（纵向Δx~1nm vs 横向sheet厚5nm），需用adaptive mesh在界面±2nm加密。

数值：直接用KΨ=b做非线性（n,p依赖Ψ）时用Newton–Raphson：每次迭代更新Jacobian J = K − ∂b/∂Ψ，收敛判据 ‖Ψ^{(m+1)}−Ψ^{(m)}‖∞ < 1e-5 V。

关联知识​

Schrödinger–Poisson自洽、密度梯度(DG)模型、Fermi–Dirac积分近似、TCAD(Sentaurus/Atlas)、GAA nanosheet 3-sheet W=14nm T=5nm几何

应用场景（1–3nm GPU）​

建单管IV查表 / 查找表压缩供标准单元库：I_on@Vgs=Vdd=0.65–0.75V、I_off@Vgs=0、亚阈斜率S≈(60–80)mV/dec退化预估 ⇒ 决定TensorCore中MAC的切换功耗下限与关态漏电预算​

领域​

器件物理 · 超薄栅叠层（EOT 0.75–1.3nm）直接隧穿漏电

方程式​

χ_{j+1} = M_j · χ_j​ ，全局 M = M_N · … · M₁​ ， T(E) ∝ |M_{11}|⁻²​

中文名称​

栅介质隧穿 2×2 转移/传输矩阵（Airy / WKB 逐层级联）

数学方程式及参数列表
（矩阵形式·详细参数·数值/区间）​

■ 矩阵方程

在位置 x（垂直于介质/界面方向），波函数取两分量形式 χ(x) = [ψ(x); ψ'(x)]ᵀ（或更常用传输矩阵习惯 [F(x); G(x)]）。跨第j层（厚度d_j，有效势U_j(x)≈const）：

M_j =
[ cos(k_j d_j) , (1/k_j) sin(k_j d_j) ]
[ −k_j sin(k_j d_j) , cos(k_j d_j) ]​ ← 对 E > U_j（传播区）

若 E < U_j（衰减区，隧穿）：替换 k_j → iκ_j​ ，cos→cosh，sin→i sinh：

M_j =
[ cosh(κ_j d_j) , (1/κ_j) sinh(κ_j d_j) ]
[ +κ_j sinh(κ_j d_j) , cosh(κ_j d_j) ]

其中：
k_j(x) = √( 2m*_j·(E−U_j) )/ħ​ ， κ_j(x) = √( 2m*_j·(U_j−E) )/ħ

■ 关键参数（数值/区间）

|符号 |含义 |取值/范围 |
|---|---|---|
|m₀​ |自由电子质量 |9.109×10⁻³¹ kg |
|m*_ox(SiO₂)​ |SiO₂有效质量 |≈0.42 m₀（导带隧穿）|
|m*_HK(HfO₂)​ |高κ有效质量 |≈0.10–0.20 m₀（各向异性的粗略平均）|
|m*_Si​ |Si导带 |≈0.19 m₀（纵谷）/ 0.916（横，但隧穿走轻有效质量） |
|ħ​ |约化普朗克 |1.055×10⁻³⁴ J·s |
|Φ_B(Si/SiO₂)​ |导带偏移 |≈3.1 eV（但对高κ叠层看HK/Si界面≈1.5–1.8 eV） |
|EOT​ |等效 |0.75–1.3 nm​ |
|t_IL(SiO₂)​ |界面氧化层物理 |≈0.4–0.6 nm（≈2–3 monolayer）——这是隧穿瓶颈段 |
|t_HK​ |HfO₂物理 |≈2.5–4.0 nm​ |
|J_g​ |栅隧穿电流密度（估） |当EOT~0.8nm：J_g ~ 10⁻³ – 1 A/cm²（强偏压端更高，Vgs=0附近10⁻⁶–10⁻³ A/cm²量级） |

■ 总隧穿电流（矩阵结果→积分）
I_g = A_g · (q/h)·∫ T(E)·[f_S(E)−f_D(E)] dE
其中 T(E) ≈ 1 / |(M_N…M₁)_{11} |²​ ，A_g = 单管栅面积 ≈ W_eff · Lg

对GAA nanosheet单层：W≈14nm、Lg=12nm ⇒ A_g,1sheet ≈ 168 nm²；3层 ⇒ A_g,cell ≈ 500 nm² = 5×10⁻¹² cm²/cell
乘 millions-of-MAC 后，即使 tiny J_g 也须进TDP账。

详细说明
（边界条件/数字/区间/描述）​

边界匹配：在每层界面 x=x_j：波函数及其概率流连续​ ⇒ ψ, (1/m*_j)ψ'​ 连续 ⇒ 2×2 M_j 的级联天然满足。

数字直觉：EOT~0.8nm意味着IL SiO₂只有≈2–3原子层，厚度起伏δt≈0.1nm（半个原子层）就能让J_g摆动数倍——所以此M矩阵的输入参数（t_IL）必须带随机涨落分布σ_t,IL≈0.05–0.1nm，否则漏电极限会被低估。

工程判据：GPU clock-gated状态下，I_gate·Vdd per MAC cell​ 要压到 << 1 pW/cell 才不致让 idle power 失控。

关联知识​

Fowler–Nordheim（厚oxide）vs 直接隧穿（t_ox<~3nm）、Trap-Assisted Tunneling(TAT)、high-κ/IL stack工程、WKB ≈ ∏exp(−2∫κdx)

应用场景（1–3nm GPU）​

电源门控/时钟门控后的standby leakage floor：P_standby,gated += Σ_{all gates} A_g · J_g(Vgs≈0) · Vdd ⇒ 决定MAC阵列能否"密铺"、还是必须留空挡做power gating domain分割

领域​

器件物理 · GAA纳米片截面几何静电控制

方程式​

C_surf · Φ_edge = q·(Q_sheet)​ （边界积分弱形式）；缩放判据 λ = √(ε_Si/ε_ox · t_ox · A_ch / P_ch)​

中文名称​

GAA截面边界元电容耦合矩阵（Perimeter/Area控制度量）

数学方程式及参数列表
（矩阵形式·详细参数·数值/区间）​

■ 矩阵方程（Boundary Element 形式 — 截面弱形式）

沿纳米片截面轮廓 ∂Ω_ch（矩形角点圆角化），离散为 N_edge 段 s_ℓ：

C_surf ∈ ℝ^{N_edge × N_edge}​ ，其中 C_surfℓ,m= ∮_{sℓ} ∮_{sm} (ε_ox / (2π r_{ℓm})) ds_m ds_ℓ（加镜象法处理衬底/背面）
**[C_surf · φ_edge]_ℓ = σ_ℓ·

详细说明
（边界条件/数字/区间/描述）​

边界条件在截面：sheet表面 ∂Ω_ch 上 ε_ox·∂φ/∂n = σ_inv(x,y)（n=外法向）；远场（栅金属边界）φ = V_gg。

物理意义：GAA之所以能续命到"2nm/1nm节点名"，核心是P/A 最大化——四面栅包裹让P/A比FinFET三面包裹更大，同样的A_ch下更强抑制短沟。

但注意：当T_sheet压到≈3nm，垂直confinement能隙 ΔE ≈ h²/(8m*·(T/2)²)​ 进入~0.1-0.2eV量级，开始明显量化——这就是"沟道本身变成量子线/量子片"的起点。

关联知识​

DIBL = ∂Vth/∂Vds、CGP scaling、Nanoflex（多W混搭）、CFET（未来互补堆叠把PG上移）

应用场景（1–3nm GPU）​

决定标准单元库track height与每mm²能放的MAC数：λ小 ⇒ Lg可控 ⇒ cell height可压 ⇒ Tensor slice更密；但λ太小没意义如果布线/SRAM拖腿。

领域​

器件物理 · 源-漏直接隧穿极限（Lch→极限时）· NEGF矩阵框架

方程式​

Gᴿ(E) = [E I − H − Σ_S(E) − Σ_D(E) − Σ_{trap/phonon}]⁻¹​

中文名称​

NEGF 矩阵格林函数（Landauer–Büttiker 输运框架）

数学方程式及参数列表
（矩阵形式·详细参数·数值/区间）​

■ 矩阵方程

取 real-space 紧束缚网格沿沟道（x方向N_x切片 × 截面轨道N_orb）：
总维度 N_b = N_x × N_orb（典型atomistic：N_b ∼ 数千–数万）

H ∈ ℂ^{N_b×N_b}​ —— 紧束缚哈密顿顿矩阵
对角块：H_{i,i} = ε_{atom}(i) · I_{N_orb}​ （Si sp³d⁵s*ε 在 −4eV~+4eV 相对E_F）
近邻耦合：H_{i,i±1} = −t_{x,y,z}·(耦合)​ ，其中 t ∝ ħ²/(2m*a²)

自能矩阵（source/drain宽带接触）：
Σ_{S} = −i·Γ_S/2​ 在左端切片，Σ_{D}​ 在右端切片，Γ_{S,D}(E) = i·(Σ−Σ†)

推迟格林函数：
Gᴿ(E) = [ (E + iη) I − H − Σ_S(E) − Σ_D(E) ]⁻¹

输运电流（Landauer）：
I_{ds} = (q/h)·∫ T(E)·[f_S(E)−f_D(E)] dE
T(E) = Tr[ Gᴿ(E)·Γ_S(E)·Gᴬ(E)·Γ_D(E) ]​ ， Gᴬ = (Gᴿ)†

■ 关键参数（数量级/区间）

|符号 |含义 |取值/量级 |
|---|---|---|
|a_lat(Si)​ |Si晶格 |0.543 nm​ / 最近邻~0.235–0.27nm |
|N_orb​ |每原子轨道数 |sp³d⁵s*⇒ 10 orbital/atom​ (spin degenerate看约定) |
|Lg / Lch​ |栅控/沟道长 |12–16 nm（节点名2nm）；若真物理Lch→3nm，T(E)不再∝exp(−2∫κ)小量 |
|m*_∥(Si)​ |纵向 |~0.19m₀（纵谷）|
|ΔE_conf(sheet厚5nm)​ |量子化能级间隔 |≈h²/(8m*·(2.5nm)²) ≈ 0.05–0.10 eV（开始不可忽略） |
|η​ |展宽（数值） |≈1e-5–1e-4 eV（小正数防奇点） |
|q/h​ |量子导 |3.874×10⁻² A/V²?​ 不——q/h = 38.74 µS​ 等效；更常用 (2q/h)≈77.5 µS​ per mode |

■ 为什么1–3nm节点名通常不用full NEGF但需验证尾部
Lg=12nm >> 真正量子隧穿长度，所以 drift-diffusion + QM修正 对均值OK；但I_off tail（variation导致某些管L_eff局部更短 + EOT thin spot）→ 需用NEGF验 T(E)不超估。

详细说明
（边界条件/数字/区间/描述）​

边界：源/漏接触用自能 Σ_{S,D} = V_{coup}·g_{bulk}(E)·V_{coup}†​ ，g_{bulk}是半无限均匀链格林函数（解析可用链递推）。

数字：当有人营销"1nm物理"，若Lch真~1-3nm，则 κ⋅Lch → 0，T→O(1)，晶体管丧失开关比——这才是物理极限表述：不是"我们做不到1nm特征"，而是"做到后它不是transistor而是一坨相干隧穿结"。工业节点名的"1nm"不会走到这步（会用CFET/新材料延寿）。

关联知识​

Landauer–Büttiker、tight-binding sp³d⁵s*、Buttiker probe（声子散射近似）、quantum capacitance limit

应用场景（1–3nm GPU）​

锁 I_off下限​ ⇒ 锁 Vdd,min​ ⇒ 换言之：你能在MAC上用的最低Vdd（最深DVFS）由这个矩阵系统的尾部行为决定，不是由架构"想要多低"决定。

领域​

互连 · 局部/半全局金属层（MAC↔SRAM↔NoC↔HBM接口）

方程式​

[G + s C] · V(s) = J(s)​ —— Modified Nodal Analysis（MNA）

中文名称​

BEOL互连线网 MNA导纳矩阵（RLC，1–3nm节点尺寸效应版）

数学方程式及参数列表
（矩阵形式·详细参数·数值/区间）​

■ 矩阵方程

选节点 1…N_node，参考节点接地。MNA给出：

Y(s) = G + s·C ∈ ℂ^{N×N}​ （N = N_node）
G_{ii} = Σ_{branches j leaving i} (1/R_j)​ ， G_{ij} = −(1/R_{ij})（若有直接电导ij）
C_{ii} = Σ_{cap on node i} C_k​ ， C_{ij} = −C_{ij,couple}​ （耦合电容）

对每个线段branch（长L_seg，宽W，厚T_cond，barrier t_b）：

R_seg = ρ_eff(W,T) · L_seg / A_cond,eff

这里 A_cond,eff = (W − 2t_b) · (T − t_b − t_void)（barrier TaN≈1.5–2.5nm吃截面积）

■ 1–3nm节点BEOL典型数值区间

|符号 |含义 |取值/范围 |
|---|---|---|
|Metal-1 pitch​ ||≈22–30 nm（3nm/2nm级） |
|W_line(gross)​ |trench宽 |≈(pitch×FF)≈10–14 nm​ |
|T_line​ |厚 |≈20–30 nm​ |
|t_b(TaN)​ |barrier |1.5–2.5 nm（不可再薄⇒占截面比爆炸） |
|ρ_Cu,bulk​ ||1.68 µΩ·cm​ |
|ρ_eff,Cu,narrow​ |有效 |≈(2–5)×ρ_bulk（即 ≈3–9 µΩ·cm），W<10nm时更凶；来源：表面散射+Fuchs–Sondheimer+barrier volume fraction |
|A_cond,eff(min)​ |净铜截面积 |W=10nm,t_b=2nm⇒W_net=6nm; T=22nm,t_b=2nm⇒T_net=20?不对——T指physical，实际conductive≈ 6×18≈108nm²（对10nm级线这极小） |
|ε_lowk​ |ILD |≈2.0–2.5 ε₀（porous SiCOH）|
|C_line,unit​ |px单位长电容 |≈0.10–0.20 fF/µm（细线fringe大占比） |
|R_line,unit​ |unit长电阻 |当ρ_eff≈5µΩ·cm,A≈(6nm×18nm)=108nm²=1.08×10⁻²⁴? 不对——6nm×18nm=108nm²=1.08×10⁻¹⁴ m² ⇒ R'=ρ/A≈5e-8/1.08e-14≈4.6 kΩ/µm​ ← 对纯10nm线极端；实际M1有效会好些因T更大或dual-damascene更大T。但量级显示：RC炸了。 |
|τ_seg = R·C​ |段延迟 |局部MAC→regfile走线 τ ≈ 1–10 ps（短距）；半全局 ≈10–50 ps；累积后 ≈100ps级在2GHz周期(≈500ps)里不可忽略 |

■ 矩阵求解（时域）
离散化：后向欧拉 ⇒ (G + C/Δt)·V^{n+1} = J^{n+1} + C·V^n/Δt，每次解稀疏 (G+G_c)·V = rhs。

详细说明
（边界条件/数字/区间/描述）​

边界：driver端接 R_drv ≈ V/I_slew​ （MAC flip-flop驱动强度≈50–200Ω量级视尺寸）；load端 C_gate(total) = ΣC_g,MAC_bitline + C_parasitic。

数字关键：当Metal-1 pitch→≈24nm，barrier占截面比→~40-60%，Cu的有效电阻率不再是材料常数而是几何/界面函数——这就是为何1–3nm节点考虑Ru/Co/barrier-less或semi-damascene（把via和line做成一体）或背面供电BSPDN绕路。

对GPU：MAC阵列铺密时，最贵不是R本身而是 ΣC·Vdd²·f​ 的dynamic，且C主要来自fringe coupling to邻线（间距也在缩）。

关联知识​

Fuchs–Sondheimer、Mayadas–Shatzkes、TDDB(E-model)、EM(Black方程)、BSPDN/PowerVia、semi-damascene

应用场景（1–3nm GPU）​

MAC systolic阵列 ↔ SRAM bank ↔ L1/L2 ↔ NoC：RC矩阵求出的 τ_propagation (10%-90%)​ 决定你能不能闭高频时钟、需不需插repeater（又吃面积）、是否逼你改拓扑（走背面供电/加宽上层、用TAB方法）

领域​

片上存储 · 6T-SRAM（寄存器堆/L1 tag+data，GPU最密内存）

方程式​

**J(x*) = ∂f/∂x

中文名称​

6T SRAM 状态空间 Jacobian 矩阵 / 静态噪声容限（SNM）几何判据

数学方程式及参数列表
（矩阵形式·详细参数·数值/区间）​

■ 矩阵方程

6T cell 两个存储节点：x = [V_L; V_R]（2×1）。每个反相器 I₁:I₂ 提供 I = f(V_in; Vdd, sizing)。

读操作小信号（围绕稳态工作点 x*）：

J = [ ∂f₁/∂V_L ∂f₁/∂V_R ; ∂f₂/∂V_L ∂f₂/∂V_R ]
= [ −g_{inv1}−g_{pg,R}​ 0​ ; 0​ −g_{inv2}−g_{pg,L}​ ] + cross-coupling terms

更实用的做法：画 两个反相器的VTC曲线，把第二个倒过来叠加形成蝴蝶曲线——SNM就是蝴蝶翼内能塞进的最大正方形边长（mV）：

SNM = max{ δV } s.t. □(δV) ⊂ butterfly_lobes

等价数值法：沿蝴蝶对角线找 d²(V_out−V_in)/dV_in = 0​ 的拐点 ⇒ Jacobian奇异 ⇒ eig(J) 跨越实部符号。

■ 实测硅数字（3nm FinFET SRAM — 直接对接产业数据）

|参数 |值/范围 |来源语境 |
|---|---|---|
|Bitcell area​ |≈0.0199–0.021 µm²​ |TSMC N3平台 |
|Bit density​ |≈27.6 Mbit/mm²​ |3nm FinFET 434kb macro实测 |
|Vdd,op range​ |0.48 – 1.2 V​ |同一硅测量 |
|@ 0.45 V​ |SNM ≈ 97 mV​ |HD 6T |
|@ 0.60 V​ |SNM ≈ 124 mV​ |HD 6T |
|@ 0.75 V / 85°C​ |可达 1.9 GHz oper.​ |带assist(FPC+WB tracking) |
|β-ratio=(W/L)_PU/(W/L)_PG​ |≈1.0–1.5(HD) ; ~2(HC) |设计折衷 |
|Weff,fin / #fin​ |FinFET 3nm: fin高≈30-40nm,fin宽≈5-7nm,2-3fin |N3 FinFlex |

■ 读破坏不等式（标量但来自矩阵balance）
Read时：BL预充Vdd，PG(on)把 "0"节点抬高：
V_0,raised ≈ Vdd − V_th,PG​ 且需 V_0,raised < V_th,inv​ 保"0"不被翻 ⇒ 要求 V_th,PG > V_th,inv − (Vdd−V_th,PG)​ 的等价形式 ⇒ 体现在β-ratio。

写trip点：把cell建模成 2×2 state，写条件等价于 Jacobian在"0"态失稳：**

详细说明
（边界条件/数字/区间/描述）​

边界：BL=Vdd(写"1")或BL=0(写"0")，WL=Vdd；读时BL先precharge Vdd再浮。

SNM数字含义：SNM=97mV@0.45V ⇒ 噪声容限仅≈97/450≈22%，而130nm代SRAM的SNM/Vdd≈40%+——这就是为什么说SRAM是缩放最大受害者：cell缩小 → σ(Vth)↑ → 需要更大的margin（β/assist/bigger cell/Vdd floor）→ 面积密度收益被部分吃掉。N2(GAA)破了一点僵局靠nanosheet current drive灵活性（Nanoflex不同W）。

对GPU：register file容量 ↑ 需要SRAM bitcell count ↑↑，而SNM/Vmin卡着Vdd floor，直接影响最低可售电压/频率档。

关联知识​

RSNM/WSNM(read/write SNM)、assist（neg-BL、WL boost/underdrive）、8T decoupled、SRAM yield bitmap、weak-bit tracking

应用场景（1–3nm GPU）​

寄存器堆容量档位、L1 cache ECC策略、binning（有些die SRAM fail更高压→降cache→卖低档SKU）、assist电路面积overhead进Tensor slice ROI计算

领域​

矩阵计算 · GPU Tensor Core / MAC 阵列 GEMM

方程式​

C = A·B + C​ ，写成分块 C_{ij} = Σ_{k=1}^{K_block} A_{ik}·B_{kj} + C_{ij}​ ，数据流的脉动分配写成 P ∈ {0,1}^{T×K}​

中文名称​

GEMM 分块矩阵乘积 + 脉动阵列调度投影矩阵

数学方程式及参数列表
（矩阵形式·详细参数·数值/区间）​

■ 矩阵方程（核心）

设 A ∈ 𝔽^{M×K} , B ∈ 𝔽^{K×N} , C ∈ 𝔽^{M×N}（𝔽 = TF32/BF16/FP16/INT8/INT4，硬件内部常expand到FP32累加）

Tile 参数（典型 Tensor Core tile）：
tile_M = m = 16, tile_N = n = 16, tile_K = k = 16（BF16/FP16）；TF32 可见为 m=n=16,k=8或等价

分块： M = m·M_blk , N = n·N_blk , K = k·K_blk

Ci⋅m:(i+1)m−1,j⋅n:(j+1)n−1
+= Ai⋅m:(i+1)m−1,t⋅k:(t+1)k−1· Bt⋅k:(t+1)k−1,j⋅n:(j+1)n−1
（累加 t=0…K_blk−1）

■ 脉动/systolic 的调度矩阵 P

把 k-方向累加展开成时间步 τ=0…(K_blk+m+n−2)：
每个MAC位置 (p,q) 在时间τ处理一对 (a_{i,p(τ)}, b_{p(τ),j})，这等价于一个路由矩阵：

P ∈ {0,1}^{T_total × K_total}​ 其中 P_{τ,ℓ}=1​ 表示"时间τ MAC处理k-segment ℓ"
（更常用写法：systolic 2D 用 diagonal wavefront：MAC(p,q)@time τ gets A(:,k=τ−q) and B(k=τ−p,:)）

■ 峰值吞吐闭合式（矩阵乘外的MAC计数）

TFLOPS_peak = (N_MAC · f_clk · 2) / 10¹²

|参数 |含义 |1–3nm GPU典型区间 |
|---|---|---|
|f_clk​ |shader core时钟 |1.5–2.5 GHz（但s

领域​

矩阵计算 · GPU Tensor Core / MAC 阵列 GEMM

方程式​

C = A·B + C​ ，分块形式：C_{i,j} = Σ_{k=1}^{K_block} A_{i,k}·B_{k,j} + C_{i,j}​ ，脉动调度矩阵 P ∈ {0,1}^{T×K}​

中文名称​

GEMM 分块矩阵乘积 + 脉动阵列调度投影矩阵

数学方程式及参数列表（矩阵形式·详细参数·数值/区间）​

■ 核心矩阵方程​
设 A ∈ 𝔽^{M×K} , B ∈ 𝔽^{K×N} , C ∈ 𝔽^{M×N}（𝔽 = TF32/BF16/FP16/INT8/INT4，内部累加扩展至FP32）

分块参数（典型 Tensor Core tile）：
tile_M = m = 16, tile_N = n = 16, tile_K = k = 16（BF16/FP16）；TF32 常为 m=n=16, k=8

分块后：
Ci⋅m:(i+1)m−1,j⋅n:(j+1)n−1
+= Ai⋅m:(i+1)m−1,t⋅k:(t+1)k−1· Bt⋅k:(t+1)k−1,j⋅n:(j+1)n−1
（t = 0,…,K_blk−1）

■ 脉动调度矩阵 P​
将 k 方向累加展开为时间步 τ = 0,…,K_blk + m + n − 2：
P ∈ {0,1}^{T_total × K_total}​ ，其中 P_{τ,ℓ}=1​ 表示“时间 τ 处理 k-segment ℓ”
二维 systolic 中，MAC(p,q) 在时刻 τ 接收 A( : , k = τ−q) 和 B(k = τ−p , : )。

■ 峰值吞吐闭合式​
TFLOPS_peak = (N_MAC · f_clk · 2) / 10¹²

■ 参数表（1–3nm GPU 典型区间）​
 

---

---

f_clk​

shader core 时钟

N_MAC​

乘加单元总数

A_MAC​

单个 MAC 面积

Precision​

数据类型

Utilization​

实际利用率

Vdd​

核心电压

α​

翻转活动因子

C_eff​

有效电容

P_dyn​

动态功耗

P_leak​

静态漏电

领域​

功耗管理 · GPU MAC 阵列合成功耗 + 热耦合

方程式​

P = [P_dyn; P_leak; P_gate]ᵀ​ ，热耦合：T_node = Γ·P + T_amb​ ，其中 Γ ∈ ℝ^{N×N}​ 为热阻矩阵

中文名称​

MAC 阵列功率向量 + 热阻矩阵（TDP 闭包）

数学方程式及参数列表（矩阵形式·详细参数·数值/区间）​

■ 功率向量​
P_dyn = α·C_eff·Vdd²·f​ （动态）
P_leak = I_subthreshold·Vdd​ ，其中 I_subthreshold ∝ W·exp[(Vgs−Vth)/nV_T]·(1−exp(−Vds/V_T))
P_gate = I_gate_tunnel·Vdd​ （见 No.2）

■ 热阻矩阵 Γ​
离散化芯片表面为 N 个节点（如 MAC 阵列网格），每节点 i 有热容 C_th,i 和热阻 R_th,ij 连接：
Γ_{ij} = R_th,ij​ （稳态），或 C_th·dT/dt = P − G·T（瞬态，G = Γ⁻¹）

■ 参数表（1–3nm GPU 典型区间）​
 

---

---

α​

活动因子

C_eff​

有效电容

Vdd​

核心电压

f​

时钟频率

I_subthreshold​

亚阈漏电

I_gate_tunnel​

栅隧穿漏电

R_th,die​

芯片到环境热阻

ΔT_max​

允许温升

T_amb​

环境温度

领域​

良率与变异 · SRAM + 关键路径的随机变异建模

方程式​

m_i = a_iᵀ·δθ + η_i​ ，其中 δθ ∼ N(0, Σ)​ ，Σ ∈ ℝ^{k×k}​ 为变异协方差矩阵；失效概率 P_fail = Φ_tail(μ_m, Σ_m)​

中文名称​

随机变异协方差矩阵 → 良率尾（SRAM 读/写失败、路径时序违规）

数学方程式及参数列表（矩阵形式·详细参数·数值/区间）​

■ 矩阵方程​
设共有 k 个独立物理源（L_eff, W_eff, EOT, Vth_shift, …），其标准差记为 σ_j。δθ​ 为标准化正态随机向量（均值为0，协方差为单位阵经缩放）。

对于每个 cell/路径 i，margin m_i = μ_m,i + Σ_j c_{ij}·δθ_j + η_i，其中 c_{ij}​ 为灵敏度系数，η_i​ 为测量噪声。

将多个 margin 联合考虑，定义 m = [m_1,…,m_p]ᵀ，其协方差矩阵 Σ_m = C·Σ·Cᵀ + diag(σ_η²)，其中 C_{ij}=c_{ij}。

失效事件：m_i < 0（例如 SNM 低于阈值）。整体良率 Y = P(∩_i {m_i ≥ 0})，需计算多变量正态尾概率。

■ 参数表（1–3nm GPU 典型区间）​
 

---

---

σ(L_eff)​

栅长变异

σ(W_eff)​

纳米片宽变异

σ(T_sheet)​

片厚变异

σ(EOT)​

等效氧化层厚变异

σ(Vth)​

阈值电压变异

σ(SNM)​

SRAM 静态噪声容限变异

η_noise​

测量/模型噪声

目标良率​

全芯片

冗余/ECC​

纠错开销

7

矩阵计算 · GPU Tensor Core / MAC 阵列 GEMM​

C = A·B + C​ ，分块形式：C_{i,j} = Σ_{k=1}^{K_block} A_{i,k}·B_{k,j} + C_{i,j}​ ，脉动调度矩阵 P ∈ {0,1}^{T×K}​

GEMM 分块矩阵乘积 + 脉动阵列调度投影矩阵​

■ 核心矩阵方程​
设 A ∈ 𝔽^{M×K} , B ∈ 𝔽^{K×N} , C ∈ 𝔽^{M×N}（𝔽 = TF32/BF16/FP16/INT8/INT4，内部累加扩展至FP32）

分块参数（典型 Tensor Core tile）：
tile_M = m = 16, tile_N = n = 16, tile_K = k = 16（BF16/FP16）；TF32 常为 m=n=16, k=8

分块后：
Ci⋅m:(i+1)m−1,j⋅n:(j+1)n−1
+= Ai⋅m:(i+1)m−1,t⋅k:(t+1)k−1· Bt⋅k:(t+1)k−1,j⋅n:(j+1)n−1
（t = 0,…,K_blk−1）

■ 脉动调度矩阵 P​
将 k 方向累加展开为时间步 τ = 0,…,K_blk + m + n − 2：
P ∈ {0,1}^{T_total × K_total}​ ，其中 P_{τ,ℓ}=1​ 表示“时间 τ 处理 k-segment ℓ”
二维 systolic 中，MAC(p,q) 在时刻 τ 接收 A( : , k = τ−q) 和 B(k = τ−p , : )。

■ 峰值吞吐闭合式​
TFLOPS_peak = (N_MAC · f_clk · 2) / 10¹²

■ 参数表（1–3nm GPU 典型区间）​
 

参数

含义

典型数值/范围

------

------

--------------

f_clk​

shader core 时钟

1.5–2.5 GHz（受 IR-drop/热/变异压制）

N_MAC​

乘加单元总数

由 die 面积、SRAM 带宽、NoC 决定，典型 数千–数万​

A_MAC​

单个 MAC 面积

≈0.5–2 µm²（含寄存器、局部互联、时钟）

Precision​

数据类型

TF32 / BF16 / FP16 / INT8 / INT4

Utilization​

实际利用率

40–75%（受 tile 形状、bank conflict、带宽限制）

Vdd​

核心电压

0.55–0.75 V（逻辑 core）

α​

翻转活动因子

0.15–0.35（密集 matmul 偏高）

C_eff​

有效电容

≈0.1–0.3 pF/MAC（含本地互联）

P_dyn​

动态功耗

α·C_eff·Vdd²·f，典型 几十–几百 mW/MAC​

P_leak​

静态漏电

受 I_subthreshold + I_gate_tunnel 支配，随温度升高指数增长

数学分析：
GEMM 的硬件实现可建模为 三维脉动阵列（M×N 个 MAC，沿 K 维流水）。每个 MAC 执行 FMA（一次乘加计 2 ops）。峰值 TFLOPS 是理论上限，实际受制于：(1) 内存带宽（HBM 带宽 BW_HBM ≈ 2–4 TB/s）; (2) SRAM bank 冲突; (3) 脉动阵列的启动/排空延时。利用 Amdahl 定律，加速比受串行部分（load/store）限制。

数学解析：
定义 算术强度 I = FLOPs / Bytes。对于 tile 大小为 m×n×k 的 GEMM，FLOPs = 2mnk，数据移动量 ≈ mk + kn + mn（单位元素字节数取决于精度）。当 I 大于机器平衡点（BW_HBM / TFLOPS_peak）时，计算受限；否则带宽受限。1–3nm GPU 的平衡点通常在 I ≈ 10–50（TF32/BF16）。

数学推理：
给定 N_MAC 和 f_clk，峰值 TFLOPS 固定。但实际吞吐 T = min( TFLOPS_peak , BW_HBM · I )​ 。随着节点微缩，N_MAC 增加更快，但 BW_HBM 提升较慢（HBM4 预计 ~2 TB/s），导致 I_critical 增大，即更难达到计算受限。因此，1–3nm GPU 的趋势是 增加片上缓存（SRAM）​ 以提高算术强度，或采用 稀疏/混合精度​ 降低无效计算。

数学推论：
1. 单纯增加 MAC 密度而不等比增加缓存带宽，会导致 利用率下降（Amdahl 的内存墙）。
2. 在 1–3nm 节点，MAC 阵列的 面积效率​ 受 BEOL 互连 RC 和 SRAM 密度制约，而非仅器件密度。
3. 最优 tile 大小应使 I ≥ 2×BW_HBM / TFLOPS_peak​ 以掩盖延迟。
4. 脉动调度矩阵 P 的设计需最小化 bank conflict​ 和 寄存器压力，其优化等价于求解 整数线性规划。

Tile size selection、register blocking、shared-memory bank conflict、Tensor Memory Accelerator、precision conversion、sparse GEMM

用于 die 面积规划：应在 MAC 阵列、SRAM、NoC、HBM PHY 之间权衡。例如，增加 10% MAC 面积可能导致 15% 的 SRAM 缩减，若算术强度不足，实际吞吐反而下降。也用于 DVFS 策略：降低 Vdd 可大幅降低功耗，但会减少 f_clk 和增加延迟，需评估对 GEMM 吞吐的影响。

8

功耗管理 · GPU MAC 阵列合成功耗 + 热耦合​

P = [P_dyn; P_leak; P_gate]ᵀ​ ，热耦合：T_node = Γ·P + T_amb​ ，其中 Γ ∈ ℝ^{N×N}​ 为热阻矩阵

MAC 阵列功率向量 + 热阻矩阵（TDP 闭包）​

■ 功率向量​
P_dyn = α·C_eff·Vdd²·f​ （动态）
P_leak = I_subthreshold·Vdd​ ，其中 I_subthreshold ∝ W·exp[(Vgs−Vth)/nV_T]·(1−exp(−Vds/V_T))
P_gate = I_gate_tunnel·Vdd​ （见 No.2）

■ 热阻矩阵 Γ​
离散化芯片表面为 N 个节点（如 MAC 阵列网格），每节点 i 有热容 C_th,i 和热阻 R_th,ij 连接：
Γ_{ij} = R_th,ij​ （稳态），或 C_th·dT/dt = P − G·T（瞬态，G = Γ⁻¹）

■ 参数表（1–3nm GPU 典型区间）​
 

参数

含义

典型数值/范围

------

------

--------------

α​

活动因子

0.15–0.35（密集 matmul）

C_eff​

有效电容

≈0.1–0.3 pF/MAC​

Vdd​

核心电压

0.55–0.75 V（逻辑）

f​

时钟频率

1.5–2.5 GHz​

I_subthreshold​

亚阈漏电

≈10⁻¹⁰–10⁻⁷ A/µm（随温度指数上升）

I_gate_tunnel​

栅隧穿漏电

≈10⁻⁶–10⁻³ A/cm²（EOT=0.8–1.3nm）

R_th,die​

芯片到环境热阻

≈0.1–0.5 °C/W（含 TIM、散热器）

ΔT_max​

允许温升

60–90 °C（junction 温度 ≤105°C）

T_amb​

环境温度

25–40 °C（数据中心）

数学分析：
总功耗 P_total = Σ(P_dyn + P_leak + P_gate)。其中 P_leak​ 随温度指数增长（I_subthreshold ∝ exp(−Vth/nVT)），形成正反馈。热阻矩阵 Γ 由芯片布局决定，热点处温度最高，导致局部漏电更大，进一步加剧热点——需用 热-电耦合迭代​ 求解。

数学解析：
稳态热方程：G·T = P，其中 G = Γ⁻¹。若已知功率分布 P，可解得温度分布 T。反之，若限定 T_max，可反求最大允许功率密度。对于 MAC 阵列，功率密度可达 1–3 W/mm²，需高效散热。

数学推理：
1. P_leak 的温度敏感性：温度每升高 10°C，I_subthreshold 约增加 2×（取决于 Vth 和亚阈斜率）。因此，散热能力直接决定最大持续频率。
2. P_gate 的面积依赖性：栅隧穿漏电与栅面积成正比，MAC 阵列面积越大，P_gate 越显著。在 idle/gated 状态，P_gate 成为主要静态功耗源。
3. DVFS 优化：降低 Vdd 可平方级降低 P_dyn，但会降低 f_clk（因时序裕度变小）。最优 Vdd 点在 P_total / throughput​ 最小处。

数学推论：
1. 1–3nm GPU 的 TDP 上限​ 主要由散热能力决定，而非器件极限。例如，若散热器只能带走 350W，则 MAC 阵列的最大规模受限于功率密度。
2. 背面供电（BSPDN）通过降低 IR-drop 和改善热传导，可提高功率密度容忍度约 10–20%。
3. 在数据中心场景，能效比（TFLOPS/W）​ 比绝对 TFLOPS 更重要，因此倾向于使用较低 Vdd 和较高利用率。

DVFS 曲面、EM（电迁移）、IR-drop 分析、BSPDN/PowerVia、hotspot throttling、热管理单元（TMU）

用于 TDP 预算分配：确定 MAC 阵列、SRAM、NoC、HBM 接口各自功率上限；指导 时钟门控/电源门控​ 粒度；评估 液冷 vs 风冷​ 需求；制定 频率/电压 binning​ 策略。

9

良率与变异 · SRAM + 关键路径的随机变异建模​

m_i = a_iᵀ·δθ + η_i​ ，其中 δθ ∼ N(0, Σ)​ ，Σ ∈ ℝ^{k×k}​ 为变异协方差矩阵；失效概率 P_fail = Φ_tail(μ_m, Σ_m)​

随机变异协方差矩阵 → 良率尾（SRAM 读/写失败、路径时序违规）​

■ 矩阵方程​
设共有 k 个独立物理源（L_eff, W_eff, EOT, Vth_shift, …），其标准差记为 σ_j。δθ​ 为标准化正态随机向量（均值为0，协方差为单位阵经缩放）。

对于每个 cell/路径 i，margin m_i = μ_m,i + Σ_j c_{ij}·δθ_j + η_i，其中 c_{ij}​ 为灵敏度系数，η_i​ 为测量噪声。

将多个 margin 联合考虑，定义 m = [m_1,…,m_p]ᵀ，其协方差矩阵 Σ_m = C·Σ·Cᵀ + diag(σ_η²)，其中 C_{ij}=c_{ij}。

失效事件：m_i < 0（例如 SNM 低于阈值）。整体良率 Y = P(∩_i {m_i ≥ 0})，需计算多变量正态尾概率。

■ 参数表（1–3nm GPU 典型区间）​
 

参数

含义

典型数值/范围

------

------

--------------

σ(L_eff)​

栅长变异

≈1–3 nm（3σ）

σ(W_eff)​

纳米片宽变异

≈1–2 nm（3σ）

σ(T_sheet)​

片厚变异

≈0.3–0.5 nm（3σ）

σ(EOT)​

等效氧化层厚变异

≈0.05–0.15 nm（3σ）

σ(Vth)​

阈值电压变异

≈30–70 mV（3σ，取决于面积）

σ(SNM)​

SRAM 静态噪声容限变异

≈10–30 mV（3σ）

η_noise​

测量/模型噪声

≈5–10 mV​

目标良率​

全芯片

>99%（对应 ppm 级缺陷）

冗余/ECC​

纠错开销

≈5–15%​ 面积

数学分析：
SRAM 6T 的读失败概率可表示为 P_fail = Φ(−μ_SNM / σ_SNM)，其中 Φ 为标准正态 CDF。但实际中多个 cell 相互独立，芯片良率为 Y = [1 − P_fail]^{N_cell}。当 N_cell 极大（>10⁸）时，即使 P_fail 很小，Y 也可能很低。因此需要 6σ 设计（即 μ_SNM > 6σ_SNM）以保证 Y>99%。

数学解析：
对于关键路径时序，建立 setup/hold slack​ 的多元正态分布。路径延迟 D = D₀ + Σ a_j·δθ_j，slack = T_clk − D。若 slack < 0 则失效。多条路径的联合失效概率需用 最坏情况分析​ 或 蒙特卡洛。

数学推理：
1. 变异源 Σ​ 的对角元随面积缩小而增大（σ(Vth) ∝ 1/√WL）。因此，1–3nm 节点的 σ(Vth) 约为 7nm 节点的 2–3 倍。
2. 为补偿变异，可采用 自适应体偏置（ABB）、冗余字线/位线、ECC​ 等方法，但会增加面积和功耗。
3. 良率损失直接转化为成本：低良率意味着更多 die 被降级或废弃，影响毛利率。

数学推论：
1. SRAM 密度​ 的缩放已接近极限，因为变异迫使使用更大的 cell 或更强的 assist，抵消了微缩收益。
2. 对于 GPU，寄存器堆​ 和 L1 cache​ 的容量选择需考虑变异导致的冗余开销。例如，若 10% 的 SRAM 容量用于 ECC，则有效密度下降。
3. binning 策略：同一 wafer 上的 die 因变异程度不同，可被分为不同频率/功耗等级。高性能 SKU 需要更严格的变异控制（如使用高阈值电压库）。

Monte Carlo 仿真、SRAM yield bitmap、adaptive body biasing、redundancy repair、ECC（SECDED）、process corner（TT/FF/SS）

用于 工艺开发阶段​ 的 design-technology co-optimization（DTCO）：评估不同器件尺寸、SRAM 单元、assist 方案对良率和性能的影响。也用于 产品 binning：决定哪些 die 可标称高频率，哪些需降频或屏蔽部分单元。

1

器件物理 · GAA Nanosheet FET​

I_DS = μ_eff·C_ox·(W/L)·(V_GS−V_th)·V_DS_sat​ ，其中 V_DS_sat = min(V_DS, V_GS−V_th)​ ；完整模型含速度饱和、DIBL、CLM、SCE

纳米片 FET 漏极电流紧凑模型（BSIM-CMG 基础形式）​

■ 核心方程式​
线性区：I_DS = μ_eff·C_ox·(W/L)·[(V_GS−V_th)·V_DS − ½·V_DS²]​
饱和区：I_DS_sat = μ_eff·C_ox·(W/L)·(V_GS−V_th)²/(2·α_sat)​
其中 α_sat​ 为体电荷系数（≈1.0–1.3）

■ 关键参数表（1–3nm GAA 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

L_g​

栅长

12–18 nm（1–3nm 节点）

W_sheet​

单纳米片宽度

20–50 nm​

N_stack​

堆叠片数

3–5​

T_sheet​

片厚度

5–8 nm​

EOT​

等效氧化层厚度

0.8–1.3 nm（High-k/metal gate）

μ_eff​

有效迁移率

100–300 cm²/V·s（电子）；50–120 cm²/V·s（空穴）

V_th​

阈值电压

0.2–0.45 V（取决于 doping & WF）

v_sat​

饱和速度

≈1×10⁷ cm/s​

RSD​

源/漏电阻

≈100–300 Ω·µm​

I_on​

导通电流

≈500–1500 µA/µm（总宽，含堆叠）

I_off​

关断漏电

≈10⁻¹¹–10⁻⁹ A/µm（室温）

数学分析：
上述方程基于缓变沟道近似和漂移-扩散输运。在短沟道下需引入 速度饱和效应：当横向电场 E_y 超过临界场 E_c = v_sat/μ_eff 时，载流子速度趋于饱和，此时饱和电压 V_DSAT = L·E_c·(√(1+2(V_GS−V_th)/(L·E_c)) − 1)。实际电流由 I_DS = W·C_ox·v_sat·(V_GS−V_th−V_DSAT)​ 给出。

数学解析：
对于 GPU 逻辑电路，开关速度取决于 C_load·VDD / I_on。I_on 受限于源端注入速度和沟道弹道输运比例。在 1–3nm 节点，弹道输运占比可达 30–60%，需用 Natori 模型​ 修正：I_on = W·(2q/h)·(kT/q)·F_1/2(η)，其中 η = (E_F−E_C)/kT。

数学推理：
1. 堆叠纳米片（N_stack）可倍增 W 而不增加 footprint，但寄生电容（C_ov, C_fringe）随之增大，导致 CV/I 退化。
2. 为降低 V_th 变异，需采用 金属功函数工程​ 和 应变沟道，但会引入额外的工艺复杂度。
3. 速度饱和限制了短沟道下的电流提升，单纯缩小 L 不再显著增加 I_on。

数学推论：
1. 在 1–3nm GPU 中，器件层面的 I_on/C_gg​ 比值是衡量速度的关键指标，其优化空间已接近物理极限。
2. 背面供电（BSPDN）可降低源/漏接触电阻，间接提升 I_on 约 5–10%。
3. 对于 MAC 单元，需要同时平衡 NMOS 和 PMOS 的驱动能力（通常通过调整片数或宽度比）。

BSIM-CMG、MVS（MIT Virtual Source）模型、弹道输运、应变硅、HKMG、功函数调谐

用于 GPU 标准单元库​ 的 SPICE 模型校准；评估 MAC 阵列​ 中晶体管的开关速度、功耗和泄漏；指导 器件-电路协同优化（DTCO）​ 中的栅长/片数选择。

2

器件物理 · 栅漏电​

J_gate = J_DT + J_FN​ ，其中 J_DT = A·(V_ox/T_ox)·exp(−B·T_ox·φ_b^(3/2)/V_ox)​ ，J_FN = C·E_ox²·exp(−D/E_ox)​

栅隧穿漏电流密度（直接隧穿 + Fowler-Nordheim 隧穿）​

■ 核心方程式​
直接隧穿（V_ox < φ_b/q）：J_DT = (q³/(8πh·φ_b·ε_ox))·(V_ox/T_ox)·exp[−(8π√(2m_ox)·φ_b^(3/2)·T_ox)/(3h·q·V_ox)]​
Fowler-Nordheim 隧穿（V_ox ≥ φ_b/q）：J_FN = (q³·E_ox²)/(16π²h·φ_b)·exp[−(4√(2m_ox)·φ_b^(3/2))/(3ħ·q·E_ox)]​

■ 参数表（1–3nm HKMG 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

T_ox​

物理栅氧厚度（含 IL+HfO₂）

1.5–2.5 nm（EOT=0.8–1.3nm）

EOT​

等效 SiO₂ 厚度

0.8–1.3 nm​

φ_b​

势垒高度（Si/SiO₂）

≈3.1 eV（电子）；≈4.5 eV（空穴）

m_ox​

隧穿有效质量

≈0.5 m_0（SiO₂）；≈0.2 m_0（HfO₂）

V_ox​

栅氧压降

0.5–1.5 V（取决于 V_GS 和功函数差）

E_ox​

栅氧电场

5–15 MV/cm​

J_gate​

栅漏电流密度

≈10⁻⁴–10⁻² A/cm²（V_GS=VDD）

P_gate​

栅漏电功耗（per MAC）

≈0.1–5 nW（取决于尺寸）

数学分析：
直接隧穿发生在薄氧（<3nm）且低电场时，载流子直接穿过整个势垒；FN 隧穿在高电场下发生，载流子隧穿三角形势垒。两者均源于量子力学隧穿效应。对于 1–3nm 节点，EOT 已接近物理极限（~0.8nm），直接隧穿成为主要栅漏电机理。

数学解析：
栅漏电流随 V_ox​ 指数变化，且对 T_ox​ 极其敏感（每减薄 0.1nm，J_gate 增加约一个数量级）。因此，工艺必须严格控制 HfO₂ 层的均匀性和界面层（IL）厚度。对于 GPU 中数亿个晶体管，累积栅漏电可能达到 数瓦，不可忽略。

数学推理：
1. 在 idle 状态（V_GS=0），栅漏电较小；但在 active 状态（V_GS=VDD），J_gate 达到最大值。因此，对于高利用率电路（如 MAC 阵列），栅漏电占总静态功耗的比例可能达到 10–30%。
2. 采用 高 κ 介质（HfO₂）可增大物理厚度同时保持低 EOT，从而降低隧穿概率。但高 κ 材料本身存在 陷阱辅助隧穿​ 和 可靠性问题（TDDB）。

数学推论：
1. 1–3nm GPU 设计中，需在 栅漏电​ 与 沟道漏电（I_off）之间权衡。通常通过优化功函数和掺杂使两者平衡。
2. 对于 SRAM 单元，栅漏电会影响存储节点的保持时间，需定期刷新或采用 低漏电器件。
3. 在 DVFS​ 策略中，降低 VDD 可平方级减小栅漏电（因为 V_ox 减小），但同时降低性能。

TDDB、BTI（NBTI/PBTI）、高 κ 介质、界面层、陷阱辅助隧穿、应力诱导漏电

用于 功耗预算​ 中估算静态漏电分量；指导 栅氧可靠性​ 评估（寿命预测）；优化 电源门控​ 粒度以减少 idle 时的栅漏电。

3

器件物理 · 寄生电容​

C_gg = C_ox·W·L + 2·C_ov + C_fringe​ ，C_gd = C_ov + C_fringe_gd​ ，C_gs = C_ov + C_fringe_gs​ ，C_db, C_sb​ 为结电容

MOSFET 寄生电容矩阵（G-S-D-B 四端口）​

■ 核心方程式​
本征栅电容：C_ox = ε_ox / EOT​
重叠电容：C_ov = C_ox·W·L_ov（L_ov ≈ 0.5–1.5 nm）
边缘电容：C_fringe = ε_ox·W·ln(1 + 2·t_gate/H_spacer) / π（近似公式）
结电容：C_j = C_j0·(1 + V_RB/V_bi)^(−M)，其中 M ≈ 0.3–0.5

■ 参数表（1–3nm GAA 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

C_ox​

单位面积栅氧电容

≈2.5–4.5 µF/cm²（EOT=0.8–1.3nm）

C_ov​

栅-源/漏重叠电容

≈0.1–0.3 fF/µm​

C_fringe​

边缘电容（内外）

≈0.1–0.4 fF/µm​

C_j​

源/漏结电容

≈0.5–1.5 fF/µm（零偏）

C_gg_tot​

总栅输入电容

≈1–3 fF/µm（含所有分量）

C_gd​

栅-漏米勒电容

≈0.2–0.6 fF/µm​

L_ov​

栅-源/漏交叠长度

0.5–1.5 nm​

数学分析：
寄生电容直接影响电路延迟：τ = R_on·(C_load + C_gd·A_v)，其中 A_v 为电压增益（Miller 效应）。对于纳米片结构，由于多栅环绕，C_fringe​ 占比较大（约 30–50%）。此外，C_gd​ 在反相器中会因 Miller 效应放大，导致动态功耗增加。

数学解析：
在 MAC 阵列中，每个乘法器的输入负载包括前级的输出电容和本级栅电容。总负载电容 C_load = C_out_prev + C_in_next + C_wire。其中 C_wire​ 随工艺微缩而相对增大（因线间距缩小导致耦合电容增加）。

数学推理：
1. 为降低 C_gd，可采用 自对准接触​ 和 低 κ 侧墙（如 SiOCN，κ≈4–5）。
2. 堆叠纳米片增加了有效宽度，但同时也增大了 C_fringe​ 和 C_ov，使得 CV/I 改善有限。
3. 在 1–3nm 节点，BEOL 寄生电容（金属线间电容）已超过 FEOL 寄生电容，成为延迟主导因素。

数学推论：
1. 对于高速 GPU 时钟树，需精确提取 RC 寄生参数​ 以避免时序违规。
2. Miller 电容​ 的存在使得动态功耗与信号翻转率有关，在低翻转率电路中影响较小。
3. 采用 背面供电​ 可将电源网络移至晶圆背面，减少 BEOL 层数，从而降低线间电容约 10–20%。

RC 提取、Elmore 延迟、Miller 效应、BEOL 寄生、低 κ 介质、空气桥

用于 标准单元库​ 的时序建模；指导 布线策略（如屏蔽关键信号）；评估 电源完整性（IR-drop 与去耦电容）。

4

时序分析 · 统计静态时序分析（SSTA）​

D_path = Σ d_i​ ，其中 d_i ∼ N(μ_i, σ_i²)​ 或 LogNormal(μ_log, σ_log²)​ ；Slack = T_clk − D_path​ ；P_fail = Φ(−μ_slack / σ_slack)​

路径延迟分布（高斯/对数正态）与统计静态时序分析（SSTA）​

■ 核心方程式​
若各单元延迟独立同分布（高斯）：μ_path = Σ μ_i，σ_path² = Σ σ_i²。
若考虑全局变异（die-to-die, D2D）和局部变异（within-die, WID）：σ_total² = σ_D2D² + σ_WID²。
对于对数正态分布（常用于长路径）：D_path ∼ LogNormal(μ_ln, σ_ln²)，其均值 E[D] = exp(μ_ln + σ_ln²/2)，方差 Var[D] = (exp(σ_ln²)−1)·exp(2μ_ln+σ_ln²)。

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

μ_i​

单级门平均延迟

2–10 ps（FO4 延迟）

σ_i​

单级门延迟标准差

μ_i × 5–15%（WID 变异）

σ_D2D​

全局变异标准差

μ_path × 3–8%​

σ_WID​

局部变异标准差

μ_path × 5–12%​

T_clk​

时钟周期

200–400 ps（2.5–5 GHz）

P_fail_target​

目标失效概率

< 10⁻⁶（对应 4.75σ）

Margin​

时序裕度

10–30 ps（含 jitter、crosstalk）

数学分析：
SSTA 将路径延迟视为随机变量，通过 求和运算​ 和 最大值运算（对于收敛路径）得到最终分布。最大值运算会使分布右偏，常用 Clark 近似​ 或 Monte Carlo​ 处理。对于 GPU 中的数千条关键路径，需快速估计 最坏情况延迟。

数学解析：
在 1–3nm 节点，局部变异（WID）​ 占比增大，导致同一芯片上不同区域的延迟差异变大。传统的 最坏情况角点（SS/TT/FF）​ 方法过于悲观，SSTA 可提供更准确的良率预测。实际设计中常采用 统计 on-chip variation（SOCV）​ 模型。

数学推理：
1. 随着工艺微缩，σ/μ​ 比率增大，使得时序收敛更加困难。需引入 自适应体偏置（ABB）​ 或 时钟 skew 优化​ 来补偿。
2. 对于高频 GPU（>3GHz），时钟 jitter​ 和 电源噪声​ 会额外增加时序不确定性，需在 slack 中预留 margin。
3. 老化效应（BTI、HCI）​ 会使延迟随时间增加，需在设计时考虑 寿命末期​ 的时序余量。

数学推论：
1. SSTA 的结果可用于 binning：同一批次芯片因延迟分布不同，可划分为不同频率等级。
2. 对于 MAC 阵列中的 加法器树，路径延迟的统计特性决定了最大可运行频率。通过 重定时（retiming）​ 可平衡路径长度，提高良率。
3. 在 DVFS​ 中，可根据实时温度/电压调整频率，以维持足够的时序裕度。

SOCV、OCV、AOCV、POCV、Clark 近似、Monte Carlo、时序收敛、时钟抖动

用于 芯片 sign-off​ 阶段的时序验证；指导 时钟树综合​ 和 缓冲器插入；评估 电压/频率 binning​ 策略。

5

功耗与性能 · 能量延迟积（EDP）​

E_total = E_switch + E_leak + E_wire​ ，EDP = E_total × τ​ ，其中 τ​ 为关键路径延迟

能量延迟积（EDP）及其分解（开关、泄漏、互连）​

■ 核心方程式​
开关能量：E_switch = α·C_load·VDD²​ （每次翻转）
泄漏能量：E_leak = P_leak·τ​ （每周期泄漏）
互连能量：E_wire = (α·C_wire + C_coupling)·VDD²​
总能量：E_total = E_switch + E_leak + E_wire​

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

α​

活动因子

0.05–0.35（MAC 阵列高，控制逻辑低）

C_load​

负载电容

1–5 fF（门级）

VDD​

核心电压

0.55–0.75 V​

P_leak​

泄漏功耗

0.1–1 µW/门​

C_wire​

线电容（每 mm）

0.1–0.3 pF/mm（中间层）

C_coupling​

耦合电容

0.05–0.2 pF/mm​

τ​

周期延迟

200–400 ps​

E_switch​

单次翻转能量

0.5–5 fJ（门级）

E_leak​

每周期泄漏能量

0.02–0.4 fJ（门级）

EDP​

能量延迟积

10⁻²⁸–10⁻²⁶ J·s（门级）

数学分析：
EDP 是衡量电路能效的综合指标，综合考虑了性能和功耗。对于 MAC 阵列，我们希望 EDP 最小化。由于 E_switch ∝ VDD²​ 且 τ ∝ VDD/(VDD−V_th)^α（α≈1.3），存在最优 VDD 使 EDP 最小。

数学解析：
在 1–3nm 节点，互连能量​ 占比逐渐增大（因线间距缩小、耦合电容增加）。对于长距离传输（如 NoC），E_wire​ 可能超过 E_switch。因此，需要采用 中继器插入、低摆幅信号​ 或 光互连​ 来降低互连能量。

数学推理：
1. 降低 VDD 可平方级降低开关能量，但会增大延迟 τ，从而增加泄漏能量（因为泄漏积分时间更长）。最优 VDD 通常在 0.6–0.7 V​ 附近。
2. 对于 近阈值计算（NTC），VDD 降至 0.4–0.5 V，EDP 可能恶化（因 τ 剧增），但 能量效率（TFLOPS/W）​ 可能提升。
3. 采用 异步电路​ 或 弹性时钟​ 可以消除全局时钟的开关能量，但会增加控制复杂度。

数学推论：
1. 在 GPU 设计中，EDP 最小化​ 通常优先于单纯的功耗最小化，因为用户关注每瓦性能。
2. 对于 稀疏 GEMM，活动因子 α 较低，泄漏能量占比更高，可能需要 电源门控​ 来关闭空闲模块。
3. 背面供电（BSPDN）可降低互连电阻，从而减少 IR-drop，间接允许更低 VDD 操作，改善 EDP。

近阈值计算、亚阈值设计、电源门控、时钟门控、互连优化、中继器

用于 架构探索​ 中比较不同微架构的能效；指导 DVFS​ 策略的电压/频率选择；评估 新互连技术（如光互连、3D 堆叠）的收益。

6

噪声与信号完整性 · MOSFET 噪声模型​

S_id = 4kT·γ·g_m + K_f·I_DS^a_f / (C_ox·L²·f) + 2q·I_G​ ，其中 γ 为噪声因子（长沟道 2/3，短沟道 1–2）

MOSFET 噪声功率谱密度（热噪声 + 闪烁噪声 + 散粒噪声）​

■ 核心方程式​
沟道热噪声：S_id,thermal = 4kT·γ·g_m​ （A²/Hz）
闪烁噪声：S_id,flicker = K_f·I_DS^a_f / (C_ox·L²·f)​ （A²/Hz）
栅漏散粒噪声：S_ig = 2q·I_G​ （A²/Hz）

■ 参数表（1–3nm GAA 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

k​

玻尔兹曼常数

1.38×10⁻²³ J/K​

T​

工作温度

300–380 K（芯片结温）

γ​

热噪声系数

0.67–2.0（长沟→短沟）

g_m​

跨导

0.5–2 mS/µm​

K_f​

闪烁噪声系数

10⁻²⁵–10⁻²³ V²·F（取决于工艺）

a_f​

闪烁噪声指数

0.8–1.2​

I_DS​

漏极电流

0.1–1 mA/µm​

I_G​

栅漏电流

10⁻¹¹–10⁻⁹ A/µm​

f​

频率

DC – 100 GHz​

S_id,thermal​

热噪声谱密度

10⁻²³–10⁻²¹ A²/Hz​

S_id,flicker​

闪烁噪声谱密度 @1kHz

10⁻²¹–10⁻¹⁹ A²/Hz​

数学分析：
热噪声源于载流子的随机热运动，与温度成正比。在短沟道器件中，由于速度饱和和非平衡输运，γ 增大至 1–2。闪烁噪声（1/f 噪声）源于氧化物陷阱的俘获/释放过程，其谱密度在低频段占主导，对模拟/混合信号电路影响较大。

数学解析：
在 GPU 的数字电路中，噪声主要影响 时钟和数据恢复（CDR）、SerDes、PLL​ 等模拟模块。对于纯数字逻辑，噪声通常不直接导致错误，但会通过 电源噪声​ 和 衬底耦合​ 间接影响时序裕度。在 1–3nm 节点，电源噪声​ 幅度可达 VDD 的 10–15%，需仔细设计去耦网络。

数学推理：
1. 热噪声与 g_m 成正比，而 g_m 随工艺微缩增大（因 C_ox 增大），因此 热噪声密度​ 可能增加。
2. 闪烁噪声与栅面积成反比（∝ 1/L²），小尺寸器件闪烁噪声更严重。对于 低抖动 PLL，需使用较大尺寸器件或采用 斩波稳定​ 技术。
3. 栅漏散粒噪声在 EOT 很小时变得显著，可能干扰灵敏放大器（sense amplifier）的工作。

数学推论：
1. 对于 SRAM 读操作，位线上的噪声可能使灵敏放大器误判，需保证 信噪比 SNR > 10 dB。
2. 在 高速 SerDes（112 Gbps PAM4）中，噪声是限制误码率（BER）的主要因素，需采用 均衡​ 和 编码​ 技术。
3. 1–3nm GPU 的 模拟 IP（如 ADC/DAC、PLL）设计难度加大，因为噪声和变异同时恶化。

噪声系数、信噪比、相位噪声、抖动、电源完整性、衬底耦合、灵敏放大器

用于 模拟/混合信号 IP​ 的设计和验证；指导 去耦电容​ 布局；评估 高速接口​ 的误码率；优化 SRAM 读/写裕度。

10

热管理 · 芯片级热传递（稳态+瞬态）​

G·T = P​ （稳态）；C·dT/dt + G·T = P​ （瞬态）
其中 G​ 为热导矩阵（对称正定），C​ 为热容矩阵（对角），T​ 为节点温度向量，P​ 为节点功耗向量

芯片级热阻/热容矩阵（稳态/瞬态热网络）​

■ 矩阵方程​
将芯片离散为 N 个等温节点（如 MAC 阵列网格、SRAM 区块、HBM 接口等），每节点 i 具有热容 C_th,i 和与邻节点 j 的热导 G_{ij}（通过硅衬底、BEOL、TIM、散热器等）。

稳态：​
G·T = P​ ，其中 G_{ii} = Σ_j G_{ij} + G_{i,amb}​ ，G_{ij} = −k_th·A_{ij}/d_{ij}​ （k_th 为导热系数）
P_{i}​ 为节点 i 的功耗（来自 No.8 功率向量）。

瞬态：​
C·dT/dt + G·T = P​ ，采用后向欧拉离散：
(C/Δt + G)·T^{n+1} = P^{n+1} + C·T^{n}/Δt​
其中 C_{ii} = ρ·c_p·V_i​ （ρ 密度，c_p 比热容，V_i 节点体积）。

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

k_Si​

硅导热系数

≈130–150 W/(m·K)（300K）；随温度升高略降

k_Cu​

铜导热系数（BEOL）

≈390 W/(m·K)​

k_TIM​

热界面材料导热系数

≈5–50 W/(m·K)（取决于材料）

k_underfill​

底部填充胶

≈0.5–1.5 W/(m·K)​

ρ·c_p (Si)​

硅体积热容

≈1.63×10⁶ J/(m³·K)​

R_th,dies​

芯片到封装热阻

≈0.1–0.3 °C/W（含 TIM+散热器）

ΔT_max​

允许最大温升

60–90 °C（结温 ≤105°C）

T_amb​

环境温度

25–40 °C（数据中心）

节点尺寸​

热网格单元大小

50–200 µm（精细度取决于热点梯度）

G_{ij} 典型值​

相邻节点间热导

≈10⁻³–10⁻¹ W/°C（取决于间距和面积）

C_{ii} 典型值​

节点热容

≈10⁻⁶–10⁻⁴ J/°C（取决于体积）

数学分析：
热传递矩阵 G​ 是对称正定的稀疏矩阵（类似电路中的导纳矩阵），其逆矩阵 R = G⁻¹​ 即为热阻矩阵。稳态温度分布可通过求解线性方程组得到。对于 GPU 中的热点（如 MAC 阵列中心），温度可能比芯片平均温度高 10–20°C。瞬态热响应的时间常数 τ = C/G 通常在 毫秒到秒​ 量级，决定了 DVFS 切换时的热惯性。

数学解析：
将热方程离散化为有限差分或有限元形式，每个节点代表一个微小体积。边界条件：芯片底面（与 TIM 接触）设为对流换热边界 −k·∂T/∂n = h·(T−T_amb)，其余表面近似绝热。对于 GPU 多核芯片，热耦合矩阵 G​ 的非对角元反映了不同核心之间的热串扰，可能导致一个核心的功耗升高使邻近核心温度上升。

数学推理：
1. 在 1–3nm 节点，功率密度可达 1–3 W/mm²，热点区域更高。热导矩阵 G​ 的主对角元（自热导）受限于硅的导热系数和散热路径长度，无法无限增大。
2. 背面供电（BSPDN）将电源网络移至晶圆背面，可缩短散热路径（电源线不再阻挡热量向上传导），使 G_{i,amb}​ 增大 10–20%。
3. 瞬态热响应中，C·dT/dt​ 项起缓冲作用，允许短时爆发功耗（如瞬时负载）而不立即达到稳态高温。这对于 GPU 的突发计算场景有利。

数学推论：
1. 热阻矩阵 R = G⁻¹​ 的范数决定了芯片的最高温度。通过优化散热结构（如微流道、均热板）可降低 R​ 的谱半径。
2. 在 DVFS​ 策略中，需结合热模型预测温度变化，避免触发热节流（throttling）导致性能下降。
3. 对于多芯片模块（MCM）GPU，不同芯片间的热耦合可通过 G_{inter-chip}​ 建模，影响整体散热设计。
4. 热-电耦合迭代：温度升高导致泄漏功耗增加（见 No.8），进而使 P​ 增大，形成正反馈。需通过 G·T = P(T)​ 的自洽求解获得真实稳态温度。

有限元热分析、热阻网络、CFD 散热仿真、热电耦合、热节流、背面供电热优势

用于 芯片封装协同设计：确定散热器规格、TIM 选择、热点位置；指导 DVFS 策略​ 的频率/电压台阶；评估 液冷 vs 风冷​ 方案的可行性；预测 长期可靠性（热循环、电迁移）。

11

电源完整性 · PDN 阻抗矩阵​

Z(f) = R + j·(2πf·L − 1/(2πf·C))​ ；对于多节点网络：V_drop = Z_PDN·I​ ，其中 Z_PDN ∈ ℂ^{N×N}​ 为端口阻抗矩阵

电源分配网络（PDN）阻抗矩阵（频域/时域）​

■ 矩阵方程​
将芯片供电网络离散为 N 个关键节点（如 MAC 阵列供电点、SRAM 供电点、PLL 供电点等），每个节点 i 具有局部去耦电容 C_i、寄生电感 L_i 和电阻 R_i（含焊球、TSV、金属线、片上网格）。

频域阻抗矩阵：​
Z_{ii}(f) = R_i + j·(2πf·L_i − 1/(2πf·C_i))​ + Σ_{j≠i} Z_{couple,ij}(f)
Z_{ij}(f) = Z_{ji}(f)​ = 互阻抗（通过共享电源网格耦合）

时域电压降：​
v(t) = Z(t) ∗ i(t)​ ，其中 Z(t) = ℱ⁻¹{Z(f)}，∗ 表示卷积。
对于阶跃电流变化，瞬态电压降 ΔV = L·di/dt + i·R。

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

R_grid​

片上电源网格电阻（每方块）

0.01–0.1 Ω/sq（顶层厚金属）

L_grid​

片上电源网格电感（每 mm）

0.1–0.5 nH/mm​

C_decoup​

片上去耦电容密度

10–50 nF/mm²（深槽电容+MIM）

R_bump​

微凸点电阻

5–50 mΩ​

L_bump​

微凸点电感

0.01–0.1 nH​

R_package​

封装基板电阻

1–10 mΩ（视路径）

L_package​

封装基板电感

0.1–1 nH​

C_bulk​

板级 bulk 电容

100–1000 µF​

di/dt​

电流变化率（MAC 阵列）

10–100 A/ns（突发）

ΔV_max​

允许最大电压跌落

≤ VDD × 10%（通常 50–75 mV）

目标阻抗 Z_target​

PDN 目标阻抗

≤ (VDD × ripple%) / I_max，典型 0.1–1 mΩ（1–100 MHz）

数学分析：
PDN 阻抗矩阵 Z(f)​ 的幅频特性决定了不同频率下电源噪声的幅度。在低频段（<1 MHz），阻抗由板级电容和封装电感主导；在中频段（1–100 MHz），由片上谐振（L_grid 与 C_decoup 并联谐振）主导；在高频段（>100 MHz），由片上网格电阻和局部去耦电容主导。目标是在整个工作频率范围内将 **

Z(f)

​ 控制在目标阻抗以下。

数学解析：
对于 GPU 中的 MAC 阵列，当大量乘法器同时翻转时，电流变化率 di/dt 极大，产生 L·di/dt​ 电压降。此电压降可通过 Z_{ii}​ 的自感项估算。同时，不同供电节点间的互阻抗 Z_{ij}​ 会导致噪声从一个区域耦合到另一个区域（例如 MAC 阵列的噪声耦合到 PLL 供电节点）。

数学推理：
1. 在 1–3nm 节点，片上电源网格电阻​ 因线宽缩小而增大，导致 IR-drop 加剧。背面供电（BSPDN）通过将电源网络移至晶圆背面并使用更厚的金属，可降低 R_grid 约 30–50%。
2. 去耦电容​ 的放置是关键：应尽可能靠近功耗大的模块（如 MAC 阵列），以减小有效回路电感。但电容本身也占用面积，需在去耦效果和面积开销之间权衡。
3. 谐振频率​ f_res = 1/(2π√(L·C)) 应避开时钟频率及其谐波，否则会引起共振噪声放大。

数学推论**：
1. PDN 阻抗矩阵的 谱半径（最大特征值）决定了最差情况下的电压降。通过优化电源网格拓扑（如增加电源 strap 密度、使用多层网格）可降低谱半径。
2. 对于 DVFS 切换，电流突变可能引起较大的 L·di/dt​ 电压尖峰，需设计软启动斜坡或增加去耦电容。
3. 在多芯片 GPU（MCM）中，不同芯片之间的 PDN 通过封装基板耦合，互阻抗 Z_{inter-chip}​ 可能导致一个芯片的噪声干扰另一个芯片的工作。
4. 时域仿真（如 SPICE）需要将 PDN 阻抗矩阵转换为等效 RLC 网络，通常使用矢量拟合（Vector Fitting）方法得到有理函数近似。

目标阻抗法、IR-drop 分析、L·di/dt 噪声、去耦电容优化、谐振抑制、背面供电、矢量拟合

12

信号完整性 · 互连串扰​

C_coupling ∈ ℝ^{N×N}​ ，L_coupling ∈ ℝ^{N×N}​ ；串扰噪声 V_xtalk = Z_mutual·I_aggressor​ ，其中 Z_mutual = jω·L_mutual + 1/(jω·C_mutual)​

互连耦合电容/电感矩阵（多导体传输线模型）​

■ 矩阵方程​
对于 N 条平行互连线（如总线、时钟树），定义电容矩阵 C​ 和电感矩阵 L：
C_{ii}​ = 自电容（线对地），C_{ij}​ = 互电容（线 i 与线 j 之间）
L_{ii}​ = 自电感，L_{ij}​ = 互感（线 i 与线 j 之间）

串扰电压（受害线 v，攻击线 a）：
V_v = (C_{va}/C_v)·ΔV_a​ （电容耦合）
V_v = (L_{va}/L_v)·(di_a/dt)·τ​ （电感耦合，τ 为上升时间）

■ 参数表（1–3nm BEOL 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

C_{ii}​

单位长度自电容

0.05–0.15 pF/mm（中间层）

C_{ij}​

单位长度互电容（相邻线）

0.03–0.10 pF/mm​

L_{ii}​

单位长度自电感

0.2–0.6 nH/mm​

L_{ij}​

单位长度互感（相邻线）

0.05–0.20 nH/mm​

τ_rise​

信号上升时间

10–30 ps（高速信号）

ΔV_a​

攻击线电压摆幅

VDD = 0.55–0.75 V​

di_a/dt​

攻击线电流变化率

1–10 mA/ps​

线间距​

相邻线中心距

20–30 nm（局部层）

线长​

典型总线长度

0.1–5 mm（芯片内）

串扰噪声容限​

允许最大串扰

< VDD × 10%（通常 < 50 mV）

数学分析：
串扰噪声由容性耦合和感性耦合共同引起。在 1–3nm 节点，线间距缩小导致 C_{ij}​ 增大（耦合电容占比可达总电容的 50–70%），同时 L_{ij}​ 也因互连紧密而增大。容性串扰与攻击线电压变化幅度成正比，感性串扰与攻击线电流变化率成正比。对于高频信号（>2 GHz），感性串扰变得显著。

数学解析：
多导体传输线的电报方程可写为矩阵形式：
∂V/∂x = −(R + jωL)·I​ ，∂I/∂x = −(G + jωC)·V​
通过模态分解（特征值分解）可得到各模式的传播常数和特性阻抗。串扰噪声的时域波形可通过 SPICE 或矩匹配方法（如 PRIMA）仿真。

数学推理：
1. 为降低容性串扰，可采用 屏蔽线（在攻击线和受害线之间插入地线），但会增加布线资源。
2. 为降低感性串扰，可增大线间距或采用 差分信号（共模抑制）。
3. 在 1–3nm 节点，线边缘粗糙度​ 导致电容/电感参数的不确定性，需进行统计串扰分析。

数学推论：
1. 对于 GPU 中的 时钟树，串扰可能导致时钟歪斜（skew）和抖动（jitter），影响时序收敛。
2. 对于 高速 SerDes​ 通道，串扰是限制信噪比的主要因素之一，需采用 均衡​ 和 编码​ 技术。
3. 背面供电（BSPDN）将电源线移到背面，减少了信号线与电源线之间的耦合，有助于降低串扰。

多导体传输线、模态分解、PRIMA 模型降阶、屏蔽线、差分信号、统计串扰分析

用于 布线后验证​ 中的信号完整性检查；指导 关键信号屏蔽​ 策略；评估 总线编码（如总线反转）对串扰的抑制效果；优化 时钟树综合​ 以减少歪斜。

13

可测性设计 · 扫描链与测试压缩​

T ∈ {0,1}^{N_scan×N_test}​ ，其中 T_{ij}=1​ 表示测试模式 j 可检测故障 i；Fault coverage = Σ_{i} (OR_j T_{ij}) / N_fault​ ；Test time = N_pattern × (L_scan + 1) / f_scan​

测试访问机制（TAM）矩阵与扫描链优化​

■ 矩阵方程​
设芯片有 N_scan 个扫描触发器，组成 M 条扫描链。每条链长度为 L_k（k=1..M）。测试模式数为 N_pattern。

测试时间：​
T_test = Σ_{p=1}^{N_pattern} max_k (L_k + 1) / f_scan​ ≈ N_pattern × (L_avg + 1) / f_scan​ （若链长均衡）

故障覆盖率矩阵：​
F ∈ {0,1}^{N_fault × N_pattern}​ ，F_{ij}=1​ 表示测试模式 j 可检测故障 i。
Coverage = (1/N_fault)·Σ_i max_j F_{ij}​

测试压缩率：​
Compression = (N_scan × N_pattern) / (N_compressed_bits)​

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

N_scan​

扫描触发器总数

10⁵–10⁷（取决于芯片规模）

M​

扫描链数量

100–1000​

L_avg​

平均扫描链长度

100–10000​

f_scan​

扫描时钟频率

100–500 MHz​

N_pattern​

测试模式数

1000–100000（取决于故障模型）

Coverage​

目标故障覆盖率

>95%（stuck-at）；>90%（at-speed）

Compression​

测试压缩率

10–100×​

Test time​

总测试时间

1–100 秒（单芯片）

Test power​

测试功耗

1–3× 正常功耗（扫描翻转率高）

DFT area overhead​

DFT 面积开销

5–15%（含扫描、BIST、边界扫描）

数学分析：
扫描链设计是一个组合优化问题：将 N_scan 个触发器分配到 M 条链中，使得最长链长度最小化（以降低测试时间），同时满足物理布局约束（链不应跨越太远以免布线拥塞）。这是一个 图划分​ 问题，可用启发式算法（如平衡划分）解决。

数学解析：
测试压缩利用 线性反馈移位寄存器（LFSR）​ 或 XOR 网络​ 将测试向量和响应压缩。解压缩矩阵 D ∈ {0,1}^{N_scan × N_seed}​ 将种子向量扩展为扫描输入；压缩矩阵 C ∈ {0,1}^{N_compact × N_scan}​ 将扫描输出压缩为签名。故障检测基于签名是否与预期一致。

数学推理：
1. 在 1–3nm 节点，测试功耗​ 可能成为瓶颈，因为扫描翻转率远高于正常操作。可采用 低功耗扫描（如门控扫描时钟、分区扫描）降低功耗。
2. at-speed 测试（如 transition fault、small delay defect）需要更高的测试频率，对时钟树和电源完整性提出更高要求。
3. 内建自测试（BIST）​ 可减少外部测试设备依赖，但增加面积开销。对于 GPU 中的 SRAM，常用 MBIST（存储器 BIST）。

数学推论：
1. 扫描链的 测试时间​ 与芯片规模成正比，对于大规模 GPU，测试成本可能占总成本的 10–20%。采用 多链并行​ 和 测试压缩​ 可显著降低成本。
2. 诊断矩阵（故障字典）可用于定位失效原因，指导良率提升。
3. 对于 3D 堆叠 GPU（如 HBM + logic die），穿透硅通孔（TSV）​ 的测试需要专门的 DFT 结构，如 TSV 链。

扫描链综合、测试压缩（LFSR/XOR）、MBIST、边界扫描（JTAG）、at-speed 测试、诊断、良率学习

用于 DFT 规划：确定扫描链数量、长度、时钟方案；评估 测试成本（时间、功耗、面积）；指导 测试模式生成（ATPG）；优化 良率诊断​ 流程。

14

架构映射 · 神经网络数据流​

S ∈ {0,1}^{T×M×N×K}​ ，S_{t,i,j,k}=1​ 表示在时间步 t，PE(i,j) 处理权重/激活的第 k 个部分和；Data reuse matrix R = Σ_t S_t​

脉动阵列数据流映射矩阵（权值固定/输出固定/输入固定流）​

■ 矩阵方程​
对于一个卷积层或全连接层，将其映射到尺寸为 M×N 的脉动阵列（PE 网格）。假设卷积核大小为 K_h×K_w，输入通道为 C_in，输出通道为 C_out。

数据重用矩阵：​
R_weight ∈ ℤ^{M×N}​ ：每个 PE 上权重的重复使用次数
R_input ∈ ℤ^{M×N}​ ：每个 PE 上输入激活的重用次数
R_psum ∈ ℤ^{M×N}​ ：每个 PE 上部分和的积累次数

调度矩阵：​
S ∈ {0,1}^{T×M×N}​ ，其中 T 为总时间步。S_{t,i,j}=1​ 表示 PE(i,j) 在时间 t 处于活跃状态。

吞吐量：​
Throughput = (Σ_t Σ_{i,j} S_{t,i,j}) / T​ （平均活跃 PE 数）× f_clk​ × OP/PE

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

M×N​

脉动阵列尺寸

16×16 – 128×128（取决于面积预算）

f_clk​

PE 时钟频率

1.5–2.5 GHz​

OP/PE​

每 PE 每周期操作数

2（FMA）或 4（INT8 双倍）

Data reuse factor​

数据重用因子

2–16×（取决于数据流和 tile 大小）

Buffer size​

片上 buffer（SRAM）

1–16 MB​

Bandwidth demand​

所需外部带宽

1–4 TB/s（HBM）

Utilization​

阵列利用率

60–95%（取决于卷积参数）

Energy per MAC​

每 MAC 能量

0.5–5 pJ（含数据搬移）

数学分析：
数据流映射的目标是最小化数据搬移能量（因为搬移数据的能耗远高于计算能耗）。三种经典数据流：权值固定（WS）、输出固定（OS）、输入固定（IS）。每种数据流对应不同的 数据重用矩阵 R​ 和 调度矩阵 S。对于卷积神经网络，通常采用 权值固定​ 数据流（权值驻留在 PE 本地寄存器中，输入激活广播，部分和沿阵列传递）。

数学解析：
给定一个卷积层（输入尺寸 H×W×C_in，输出 H'×W'×C_out，核 K_h×K_w），将其映射到 M×N 的脉动阵列。通常将输出通道维（C_out）映射到阵列的行，空间位置维（H'×W'）映射到阵列的列，或反之。调度矩阵 S​ 描述了每个 PE 在不同时间步处理的输入/输出位置。通过 循环分块（loop tiling）​ 和 循环交换（loop permutation）​ 可以改变数据流模式。

数学推理：
1. 在 1–3nm 节点，片上 buffer（SRAM）​ 的容量和带宽是主要瓶颈。更大的 buffer 可以提高数据重用，但占用面积，减少 PE 数量。
2. 稀疏性（权重或激活中的零）可利用 稀疏感知调度​ 跳过零操作，提高有效吞吐。对应的调度矩阵 S 变为稀疏矩阵，需引入 索引编码。
3. 对于 Transformer 模型（如注意力机制），数据流不同于卷积，需要 灵活的互连网络（如全收集-分散）来支持批量矩阵乘法。

数学推论：
1. 最优数据流依赖于层参数和硬件资源。可通过 罗塞塔石（Rosetta Stone）​ 或 自动搜索（如 reinforcement learning）找到给定硬件的映射策略。
2. 脉动阵列的利用率​ 受限于卷积核尺寸和步长。例如，1×1 卷积利用率高，而 3×3 卷积 stride=2 时利用率下降。
3. 对于 混合精度（INT8+FP16），不同精度的 MAC 可复用相同的 PE 阵列，但需额外的格式转换逻辑。
4. 数据流映射矩阵 S​ 的秩（rank）反映了并行度，满秩表示完全利用，低秩表示存在空闲 PE。

循环分块、数据重用、脉动阵列、稀疏加速、Transformer 加速、自动映射搜索、罗塞塔石

用于 架构探索：确定 PE 阵列尺寸、buffer 容量、数据流策略；指导 编译器​ 生成高效的调度代码；评估 稀疏性​ 带来的加速比；优化 能效（减少数据搬移）。

15

可靠性物理 · 器件/互连老化​

ΔV_th(t) = A·t^n·exp(−E_a/kT)·(V_gs−V_th)^m​ （BTI）；MTF = A·J^(−n)·exp(E_a/kT)​ （EM）；t_BD = τ₀·exp(γ·E_ox)​ （TDDB）

器件/互连老化退化矩阵（BTI+HCI+EM+TDDB 联合模型）​

■ 矩阵方程​
将芯片划分为 N 个老化关键区域（如 MAC 阵列、SRAM 阵列、时钟驱动器、电源网格关键节点），每个区域 i 经历多种老化机理，其退化量构成向量 D_i = [ΔV_th_BTI, ΔV_th_HCI, ΔR_EM, ΔJ_gate_TDDB]ᵀ。

总体退化矩阵：​
D ∈ ℝ^{N×4}​ ，其中 D_{i,1}​ = BTI 引起的阈值电压漂移，D_{i,2}​ = HCI 引起的漂移，D_{i,3}​ = 电迁移引起的电阻增加，D_{i,4}​ = TDDB 引起的栅漏电增加。

BTI 模型（NBTI for PMOS, PBTI for NMOS）：​
ΔV_th_BTI(t) = A·(t/t₀)^n·exp(−E_a/kT)·(V_gs−V_th)^m·(1+δ·stress_duty)​
其中 n ≈ 0.15–0.25（反应-扩散模型），E_a ≈ 0.1–0.2 eV，m ≈ 2–4。

HCI 模型：​
ΔV_th_HCI(t) = B·(I_sub/W)^p·t^q·exp(−E_a_HCI/kT)​
其中 I_sub 为衬底电流，p ≈ 0.5–1，q ≈ 0.5。

EM 模型（Black 方程）：​
MTF = A·J^(−n)·exp(E_a/kT)​ ，其中 n ≈ 1–2（Cu 中 n≈1.8），E_a ≈ 0.7–1.0 eV（Cu）。
电阻增量：ΔR(t) = R₀·(t/MTF)^α​ ，α ≈ 0.5–1。

TDDB 模型：​
t_BD = τ₀·exp(γ·E_ox)​ ，其中 γ ≈ 1–5 cm/MV，E_ox = V_ox/T_ox。
栅漏电增加：J_gate(t) = J_gate0·(1 + β·(t/t_BD)^ν)​ ，ν ≈ 0.3–0.5。

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

n (BTI)​

BTI 时间指数

0.15–0.25​

E_a (BTI)​

BTI 激活能

0.1–0.2 eV​

m (BTI)​

电压加速因子

2–4​

n (EM)​

EM 电流密度指数

1.5–2.0（Cu）

E_a (EM)​

EM 激活能

0.7–1.0 eV（Cu）

γ (TDDB)​

TDDB 场加速因子

1–5 cm/MV​

ΔV_th 10年​

10 年 Vth 漂移（BTI）

30–80 mV（取决于应力条件）

ΔR/R₀ 10年​

10 年电阻增加（EM）

5–20%（最差线）

t_BD 10年​

10 年击穿概率

< 0.1%（设计要求）

老化安全裕度​

设计预留的老化裕度

10–20%​ 时序裕度

数学分析：
老化过程本质上是 随机过程，但工程上常用 确定性最坏情况模型​ 加上统计安全因子。BTI 和 HCI 导致阈值电压漂移，使晶体管开关速度变慢；EM 导致互连电阻增加，使 RC 延迟增大；TDDB 导致栅氧击穿，使漏电增加或短路。这些退化共同导致芯片性能随时间下降，最终达到寿命终点。

数学解析：
老化对电路延迟的影响可通过 敏感度矩阵​ 量化：Δτ = Σ_k (∂τ/∂D_k)·ΔD_k​ ，其中 D_k 为第 k 种退化量。对于关键路径，延迟增加可能导致时序违规。在 1–3nm 节点，由于初始裕度较小，老化引起的退化占比更大（可达初始延迟的 10–20%）。

数学推理：
1. BTI 具有 恢复效应（当应力撤销时部分退化恢复），实际退化取决于 duty cycle 和频率。在 GPU 中，MAC 阵列的 duty cycle 较高（>50%），恢复较少；而空闲模块可完全恢复。
2. EM 与温度密切相关（E_a 高），热点区域（如 MAC 阵列中心）的 EM 寿命更短。需通过 电流密度降额（如限制最大 J < 0.5 MA/cm²）保证 10 年寿命。
3. TDDB 在 EOT 很小时（<1nm）变得更加严峻，因为电场极高（>10 MV/cm）。高 κ 介质虽然物理较厚，但其固有缺陷密度可能导致早期失效。

数学推论：
1. 老化感知设计：在设计阶段就预留老化裕度，或采用 自适应体偏置​ 在芯片老化后提高 Vth 补偿。
2. 在线监测：通过片上传感器（环形振荡器、延迟链）实时监测老化程度，动态调整电压/频率以延长寿命。
3. 对于 GPU 服务器市场，通常要求 7×24 小时运行 5–10 年，老化可靠性是核心指标。
4. 冗余设计：在关键路径或 SRAM 中引入冗余（如备用行/列）可修复老化引起的失效，提高良率和寿命。

BTI（NBTI/PBTI）、HCI、EM（Black 方程、Blech 长度）、TDDB（E-model、1/E-model）、老化感知设计、在线监测、冗余修复

用于 可靠性预算：确定各老化机理的安全裕度；指导 设计规则（如电流密度上限、栅氧电场上限）；评估 芯片寿命（FIT/MTTF）；优化 老化补偿策略（如自适应体偏置、动态电压调节）。

16

硬件安全 · 加密加速器​

C = AES_Round(A, K)​ 可表示为 GF(2⁸) 上的仿射变换 + SubBytes + ShiftRows + MixColumns；MixColumns 矩阵 M ∈ GF(2⁸)^{4×4}​ ；ECC 中标量乘 Q = k·P​ 通过 Montgomery ladder 实现

加密算法中的矩阵运算（AES MixColumns / ECC 标量乘 / SHA-256 压缩函数）​

■ 核心矩阵方程​
AES MixColumns 操作：s' = M·s​ ，其中 M = [2,3,1,1; 1,2,3,1; 1,1,2,3; 3,1,1,2]​ （元素在 GF(2⁸) 中，不可约多项式 x⁸+x⁴+x³+x+1）。

SHA-256 压缩函数：W_t = σ₁(W_{t−2}) + W_{t−7} + σ₀(W_{t−15}) + W_{t−16}​ ，其中 σ₀, σ₁ 为循环移位和异或运算，可视为 GF(2) 上的线性变换矩阵。

椭圆曲线标量乘（Montgomery ladder）：Q = k·P​ ，通过点加和倍点运算，每一步可表示为 仿射坐标下的 2×2 矩阵运算（雅可比坐标下更复杂）。

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

AES 吞吐率​

AES-256 加密速率

50–200 Gbps（专用硬件）

SHA-256 吞吐率​

哈希速率

50–150 Gbps​

ECC 标量乘延迟​

256 位 ECC 标量乘

0.1–1 µs（专用硬件）

面积开销​

加密加速器面积

0.5–5 mm²（含密钥存储）

功耗​

加密运算功耗

0.5–5 W（全速）

密钥存储​

片上密钥存储（OTP/SRAM）

1–64 KB​

安全等级​

抗侧信道攻击

掩码/隐藏技术​ 面积增加 2–5×

数学分析：
AES MixColumns 的 4×4 矩阵乘法在 GF(2⁸) 中可通过查找表或组合逻辑实现。对于 GPU 中的加密卸载，可利用已有的 Tensor Core 进行 SIMD 并行处理，但需将 GF(2⁸) 运算映射到整数运算（通过查表或多项式基变换）。SHA-256 的压缩函数包含 64 轮迭代，每轮涉及 6 个非线性布尔函数（Ch, Maj, Σ₀, Σ₁, σ₀, σ₁），可视为 比特级矩阵变换。

数学解析：
ECC 标量乘的安全性依赖于标量 k 的随机化（防止简单功耗分析）。Montgomery ladder 保证了每次迭代执行相同的点加和倍点操作，使功耗轨迹与 k 的比特无关。在硬件实现中，点加和倍点可复用同一个 仿射坐标下的矩阵运算单元（包含模乘、模加、模逆）。

数学推理：
1. 在 1–3nm 节点，加密加速器可采用 全定制数据通路​ 实现高吞吐，但面积开销较大。对于 GPU，通常集成专用的加密引擎（如 NVIDIA 的 SEC 单元）而非占用通用计算单元。
2. 侧信道攻击（功耗分析、电磁分析）在先进节点更难防御，因为信号幅度更小，但噪声也更难分离。需采用 掩码（masking）​ 和 隐藏（hiding）​ 技术。
3. 后量子密码（如 Kyber、Dilithium）的矩阵运算（多项式乘法在环 Z_q[x]/(xⁿ+1) 上）可利用 GPU 的 SIMD/SIMT 架构加速，但需要重新设计数据布局。

数学推论：
1. 加密加速器的 吞吐-面积比​ 是衡量效率的关键指标。在 1–3nm 节点，可通过 时分复用​ 和 流水线​ 提高面积效率。
2. 对于云 GPU，可信执行环境（TEE）​ 需要加密引擎支持内存加密（如 AMD SME），其带宽需求高达数百 GB/s。
3. 后量子密码的矩阵维度（如 Kyber-1024 的 4×4 多项式矩阵）较大，适合利用 Tensor Core 进行批处理，但需定制数据类型。

AES 硬件实现、SHA 加速、ECC 标量乘、Montgomery ladder、侧信道防护、后量子密码、同态加密

用于 GPU 安全卸载：加速 TLS/IPsec 加密、磁盘加密、虚拟机内存加密；评估 后量子密码​ 在 GPU 上的可行性；指导 安全处理器（如 NVIDIA GPU 中的安全微控制器）设计。

17

互连架构 · 片上网络（NoC）​

Λ = R·H​ ，其中 Λ ∈ ℝ^{N×N}​ 为流量矩阵（源-目的对流量），R ∈ ℝ^{N×N}​ 为路由矩阵（路径选择），H ∈ ℝ^{N×N}​ 为跳数矩阵；链路负载 L_link = Σ_{i,j} Λ_{i,j}·R_{i,j,link}​

片上网络（NoC）路由矩阵与流量矩阵（Mesh/Torus/Bus 拓扑）​

■ 核心矩阵方程​
设 NoC 有 N 个路由器节点（如 GPU 中 SM × L2 分区 × HBM 控制器）。定义：
流量矩阵 Λ ∈ ℝ^{N×N}​ ，Λ_{s,d}​ = 从源 s 到目的 d 的平均数据速率（GB/s）。
路由矩阵 R ∈ {0,1}^{N×N×L}​ ，R_{s,d,ℓ}=1​ 表示路径 (s,d) 经过链路 ℓ。
链路负载向量 L ∈ ℝ^{L}​ ，L_ℓ = Σ_{s,d} Λ_{s,d}·R_{s,d,ℓ}​ 。

延迟模型（虫洞路由）：​
Latency_{s,d} = H_{s,d}·t_hop + (packet_size / BW_link) + contention_delay​
其中 H_{s,d} = Σ_ℓ R_{s,d,ℓ}​ 为跳数。

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

N​

路由器节点数

16–256（取决于 GPU 规模）

Topology​

拓扑类型

Mesh / Torus / Butterfly / Fat-tree

BW_link​

单链路带宽

0.5–4 TB/s（全双工，取决于 SERDES 速率）

t_hop​

每跳延迟（不含竞争）

1–3 ns（含路由+交叉开关+链路）

Packet size​

数据包大小

64–512 bytes（缓存行大小）

Flit size​

流控单元大小

128–256 bits​

Routing algorithm​

路由算法

维序路由 / 自适应路由 / 最短路径

Contention delay​

竞争延迟

0–100× t_hop（取决于负载）

Power​

NoC 功耗

5–30 W（占 GPU 总功耗 5–15%）

数学分析：
NoC 的性能由流量矩阵 Λ 和路由矩阵 R 共同决定。给定 Λ，可以通过 线性规划​ 或 最大并发流​ 求解最优路由以最小化最大链路负载（即瓶颈链路）。对于 GPU 中的不规则流量模式（如 all-to-all、permutation、multicast），需设计自适应路由以平衡负载。

数学解析：
链路负载向量 L​ 的 最大值​ 决定了 NoC 的饱和吞吐量。当任一链路负载超过其带宽时，网络进入饱和，延迟急剧增加。负载平衡因子​ = max(L) / avg(L) 衡量路由算法的优劣，理想值为 1。对于 Mesh 拓扑，维序路由在均匀流量下负载平衡良好，但在非均匀流量下可能出现热点。

数学推理：
1. 在 1–3nm 节点，互连功耗​ 占比增大（可达总功耗 20–30%）。NoC 的功耗主要来自链路（SERDES 和 Repeater）和路由器（交叉开关和缓冲区）。采用 低摆幅信令​ 或 光互连​ 可降低链路功耗。
2. 多播（multicast）​ 和 归约（reduction）​ 操作（如 AllReduce 在分布式训练中）需要特殊的树形路由支持，可显著降低通信量。
3. 虚拟通道（VC）​ 可缓解死锁并提高吞吐，但增加路由器面积和功耗。

数学推论：
1. 对于 GPU 中的 张量并行​ 和 数据并行，通信模式具有规律性，可通过 静态路由表​ 预先配置，减少路由决策延迟。
2. 自适应路由​ 可根据实时负载动态调整路径，但需要全局或局部拥塞信息，增加复杂度。
3. NoC 的延迟-吞吐曲线​ 是评估架构的关键指标。在低负载下，延迟由跳数和 t_hop 决定；在高负载下，竞争延迟主导。
4. 对于 3D 堆叠 GPU（如 HBM + Logic），TSV 带宽​ 是 NoC 设计的约束，需优化 TSV 分配以减少垂直瓶颈。

流量矩阵、路由算法、负载平衡、虫洞路由、虚拟通道、死锁避免、拥塞控制、3D NoC

用于 NoC 架构探索：确定拓扑、链路带宽、路由器微架构；指导 任务映射（将计算任务分配到 SM 以最小化通信距离）；评估 分布式训练​ 中的 AllReduce 性能。

18

工艺建模 · 光刻与随机变异​

**I(x,y) =

PSF ∗ M(x,y)

²​ ，CD = CD₀ + Σ_k a_k·ΔP_k​ ；Σ ∈ ℝ^{N×N}​ 为工艺参数协方差矩阵；EPE =

CD_target − CD_simulated

**​

光刻邻近效应（OPE）与工艺变异协方差矩阵（CD/LER/EOT 散布）​

------

------

--------------

CD₀​

目标临界尺寸

10–20 nm（金属线宽）

σ_LER​

线边缘粗糙度（3σ）

1–3 nm​

Λ_LER​

LER 相关长度

10–30 nm​

σ_Dose​

剂量变异（3σ）

1–3%​

σ_Focus​

焦距变异（3σ）

10–30 nm​

σ_EOT​

EOT 变异（3σ）

0.05–0.15 nm​

OPC 复杂度​

光学邻近校正复杂度

规则数量 10³–10⁵​

EPE 容限​

边缘放置误差容限

< 1–2 nm（关键层）

MEEF​

掩模误差增强因子

2–6（1–3nm 节点）

数学分析：
光刻邻近效应（OPE）导致掩模图案在晶圆上成像失真，表现为线端缩短、圆角、线宽变化。光学邻近校正（OPC）通过修改掩模图案补偿这些失真，本质上是一个 逆成像问题：寻找掩模图案 M 使得 **

h ∗ M

²​ 逼近目标图案。这通常通过 迭代优化（如水平集方法）求解。

数学解析：
工艺变异协方差矩阵 Σ​ 可通过 主成分分析（PCA）​ 降维，提取少数几个主要变异源（如全局剂量偏移、焦距偏移）。每个工艺参数的变异导致 CD 的变化，其灵敏度向量 a = [a₁,...,a_K]ᵀ​ 可通过 TCAD 仿真或实验设计（DOE）获得。CD 的总方差为 σ_CD² = aᵀ·Σ·a。

数学推理：
1. 在 1–3nm 节点，MEEF（掩模误差增强因子）很大（>4），意味着掩模上的微小误差会在晶圆上放大数倍。因此对掩模制造精度要求极高。
2. 随机变异（LER、RDF）的贡献逐渐超过系统变异，导致芯片内和芯片间的参数散布增大。这对 SRAM 和模拟电路影响尤为严重。
3. 多重 patterning（如 SAQP、LELE）增加了工艺步骤，引入了额外的对准误差和 CD 变异。

数学推论**：
1. 设计-工艺协同优化（DTCO）​ 需要在设计阶段就考虑工艺变异的影响，例如采用 规则化布局​ 以减少 OPC 复杂性。
2. 统计静态时序分析（SSTA）​ 需要输入工艺变异协方差矩阵 Σ​ 以准确预测路径延迟分布。
3. 对于 GPU 中的 SRAM，LER 和 RDF 导致 Vth 变异增大，需采用 辅助电路（如负位线）或 冗余​ 来保证良率。
4. 机器学习​ 正在被用于快速预测 OPC 结果和工艺变异，替代昂贵的 TCAD 仿真。

光刻仿真、OPC、MEEF、LER/LWR、RDF、多重 patterning、DTCO、PCA 降维

19

封装互连 · 多芯片模块（MCM）​

H ∈ ℂ^{N×N}​ 为信道传输矩阵（含串扰和 ISI）；BER = Q(√(SNR_eff))​ ；BW_total = N_lane × BR_lane × coding_efficiency​

多芯片互连（UCIe/BoW）信道矩阵与误码率模型​

■ 核心矩阵方程​
对于 N 条并行差分信号线（如 UCIe 的 PHY 层），信道可建模为 MIMO 系统：
y = H·x + n​ ，其中 H ∈ ℂ^{N×N}​ 为信道传输矩阵（含频率响应和串扰），x​ 为发送符号向量，y​ 为接收符号向量，n​ 为加性高斯白噪声。

误码率（PAM-4 调制）：​
BER ≈ (3/4)·Q(√(SNR_eff / 3))​ ，其中 **SNR_eff =

H_{ii}

²·P_sig / (Σ_{j≠i}

H_{ij}

------

------

--------------

N_lane​

数据通道数（差分对）

64–512（UCIe 标准）

BR_lane​

每通道数据速率

16–64 Gbps（UCIe 1.0/2.0）

Modulation​

调制方式

NRZ / PAM-4

Coding​

前向纠错

RS-FEC（Reed-Solomon）

BW_total​

总双向带宽

0.5–8 TB/s​

Channel loss​

信道损耗 @ Nyquist

5–20 dB（取决于中介层长度）

XTALK​

近端/远端串扰

−30 to −20 dB​

Power efficiency​

能效

0.5–2 pJ/bit​

Die-to-die distance​

芯片间距

1–20 mm（通过中介层）

Interposer type​

中介层类型

Silicon / Organic / Glass

数学分析：
多芯片互连的信道矩阵 H​ 可通过 S 参数测量或电磁仿真获得。其对角元 H_{ii}​ 反映直通信道的幅度和相位响应，非对角元 H_{ij}​ 反映串扰。在奈奎斯特频率处，信道损耗和串扰共同限制了信噪比。为了补偿损耗，接收端通常采用 连续时间线性均衡器（CTLE）、判决反馈均衡器（DFE）​ 或 FFE。

数学解析：
误码率 BER 是衡量互连质量的核心指标。对于 GPU 中的 chiplet 互连，目标 BER 通常为 < 10⁻¹⁵（对应几乎无差错）。FEC 编码（如 RS-FEC）可纠正少量错误，但会增加延迟和功耗。SNR_eff​ 的计算需考虑符号间干扰（ISI）和串扰的功率。

数学推理：
1. 在 1–3nm 节点，单片集成大型 GPU 的成本越来越高，chiplet 架构​ 成为趋势（如 NVIDIA Grace Hopper、AMD MI300）。多芯片互连的带宽和能效直接影响整体性能。
2. UCIe（Universal Chiplet Interconnect Express）​ 标准定义了物理层、协议层和合规性测试。其 PHY 层采用差分信号和 PAM-4 调制，支持可配置的通道数和数据速率。
3. 中介层（interposer）​ 的材料和工艺影响信道损耗。硅中介层（TSV）损耗较低，但成本高；有机中介层成本低，但损耗较大。

数学推论：
1. 多芯片 GPU 的 总带宽​ 受限于中介层布线密度和 PHY 功耗。增加通道数或提高速率都会增加功耗和串扰。
2. 均衡器​ 的复杂度与信道损耗成正比。对于长距离（>10mm）互连，可能需要多抽头 DFE，增加面积和功耗。
3. 光互连​ 有望在未来取代电互连，提供更高带宽和更低损耗，但目前集成度和成本仍有挑战。
4. 对于 3D 堆叠（如 HBM + logic die），TSV 的寄生参数（RLC）影响信号完整性，需精确建模。

UCIe、BoW、chiplet、MIMO 信道、均衡（CTLE/DFE/FFE）、PAM-4、RS-FEC、中介层、TSV、光互连

用于 多芯片 GPU 架构设计：确定 chiplet 划分、互连带宽需求、PHY 规格；评估 中介层​ 的损耗和成本；指导 均衡器​ 设计以满足 BER 目标；优化 功耗-带宽-延迟​ 权衡。

20

编译与调度 · 任务图映射​

A ∈ {0,1}^{N×N}​ 为任务依赖邻接矩阵；S ∈ ℤ^{N×P}​ 为调度矩阵（任务→PE+时间）；makespan = max_i (start_i + duration_i)​

有向无环图（DAG）调度矩阵与资源分配（列表调度/整数线性规划）​

■ 核心矩阵方程​
设计算任务集合 T = {t₁,…,t_N}，每个任务 t_i 有执行时间 d_i（cycles）和资源需求 r_i（PE 数）。任务间依赖关系用 邻接矩阵 A ∈ {0,1}^{N×N}​ 表示：A_{ij}=1​ 表示 t_i 必须在 t_j 之前完成。

调度矩阵 S ∈ ℤ^{N×P}，其中 P 为 PE 数量。S_{i,p}=τ​ 表示任务 t_i 在 PE p 上于时间 τ 开始执行。

约束条件：​
1. 依赖约束：若 A_{ij}=1，则 S_{j,p} ≥ S_{i,q} + d_i（对所有 p,q）。
2. 资源约束：任意时刻 τ，每个 PE 最多执行一个任务。

目标函数：​
Makespan = max_i (S_{i,p} + d_i)​ ，最小化 makespan。

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

N​

任务节点数

10³–10⁶（GPU kernel 内 warp 级）

P​

PE 数量

1024–16384（SM 内 CUDA core 数）

d_i​

任务执行时间

2–100 cycles（ALU/load/store）

Critical path length​

关键路径长度

100–1000 cycles​

List scheduling complexity​

列表调度复杂度

O(N·log N)（贪心）

Optimal makespan lower bound​

下界

max( critical path , Σd_i / P )​

ILP solving time​

整数线性规划求解时间

NP-hard，实际用启发式

数学分析：
任务图调度是经典的 NP-hard 问题，通常使用 列表调度（list scheduling）启发式：按优先级排序任务（如关键路径长度），每当有空闲 PE 时，调度最高优先级的就绪任务。该方法的近似比为 2−1/P。对于 GPU，编译器（如 NVCC）将 kernel 分解为 warp 级别的线程块，并在 SM 上调度，类似于多处理器调度。

数学解析：
调度矩阵 S​ 的可行域由线性不等式组定义。对于给定的 A​ 和 d_i，最小 makespan 的下界为 max( CP_length , Σd_i / P )。实际调度效率用 调度效率 = 下界 / makespan​ 衡量，通常在 0.7–0.95 之间。

数学推理：
1. 在 1–3nm 节点，GPU 拥有大量 PE（CUDA 核心），任务粒度对调度效率影响显著。细粒度任务（如 warp 级）可提高负载平衡，但增加调度开销。
2. 动态调度（如 warp scheduler）利用硬件 warp 调度器在 cycle 级分发指令，无需软件介入，但受限于指令级并行。
3. 编译器优化（如循环展开、软件流水）可改变任务图结构，提高调度效率。

数学推论：
1. 调度矩阵的 稀疏性​ 反映了任务并行度。稠密矩阵（许多独立任务）易实现高利用率；稀疏矩阵（长依赖链）则受限于关键路径。
2. 对于 深度学习​ 算子，计算图通常为 DAG，GPU 编译器（如 XLA、TVM）通过 算子融合​ 和 内存规划​ 优化调度。
3. 在 1–3nm 节点，片上资源丰富，但 内存墙​ 仍然是调度优化的主要瓶颈。

列表调度、关键路径、整数线性规划、软件流水、循环展开、算子融合、XLA/TVM

用于 编译器后端​ 的指令调度优化；评估 kernel 性能​ 的上限；指导 架构设计（如 warp 大小、SM 数量）。

21

热管理 · 微通道液体冷却​

ρ·c_p·(u·∇T) = ∇·(k·∇T) + Q​ ；K·P = F​ （有限体积离散）；ΔP = f·(L/D_h)·(ρ·u²/2)​

微通道冷却热-流耦合矩阵（Navier-Stokes + 能量方程离散）​

■ 核心矩阵方程​
流体域（冷却液）控制方程（稳态，不可压缩）：
动量：ρ·(u·∇)u = −∇p + μ·∇²u​
能量：ρ·c_p·(u·∇T) = ∇·(k·∇T) + Q​
固体域（硅芯片）：∇·(k_Si·∇T) + Q_chip = 0​

离散后形成耦合矩阵系统：
[K_uu, K_up; K_pu, 0]·[u; p] = [F_u; 0]​ （速度-压力耦合）
K_T·T = Q + B·u​ （温度与速度耦合）

压降公式（Darcy-Weisbach）：​
ΔP = f·(L/D_h)·(ρ·u²/2)​ ，其中 f = 64/Re（层流）或 Blasius 公式（湍流）。

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

ρ​

冷却液密度（水）

997 kg/m³​

c_p​

比热容（水）

4182 J/(kg·K)​

μ​

动力粘度（水）

8.9×10⁻⁴ Pa·s​

k_water​

水导热系数

0.6 W/(m·K)​

k_Si​

硅导热系数

130–150 W/(m·K)​

D_h​

微通道水力直径

50–200 µm​

Re​

雷诺数

100–2000（通常层流）

u​

流速

0.1–2 m/s​

ΔP​

压降

10–100 kPa​

Q_chip​

芯片热流密度

1–3 W/mm²（热点）

h_conv​

对流换热系数

10⁴–10⁵ W/(m²·K)（微通道）

数学分析：
微通道冷却利用高表面积体积比实现高效换热。热-流耦合系统通过有限体积法离散为大型稀疏矩阵（速度-压力-温度）。求解通常采用 SIMPLE 算法（Semi-Implicit Method for Pressure Linked Equations）迭代，每次迭代需解多个线性系统（压力泊松方程、动量方程、能量方程）。

数学解析：
对流换热系数 h = Nu·k/D_h，其中努塞尔数 Nu 在充分发展层流中为常数（≈3.66–4.36）。热阻网络：R_th = 1/(h·A) + t_Si/(k_Si·A) + R_TIM。对于 1–3nm GPU，芯片功率密度极高，传统风冷难以满足，微通道液冷成为必要。

数学推理：
1. 微通道尺寸越小，换热系数越高，但压降也越大（ΔP ∝ 1/D_h⁴）。需在换热能力和泵功耗之间权衡。
2. 冷却液入口温度影响芯片结温，通常控制在 20–40°C。对于数据中心 GPU，液冷可降低 PUE。
3. 微通道内的 两相冷却（沸腾）可进一步提高换热系数，但控制复杂，存在不稳定风险。

数学推论：
1. 热-流耦合矩阵的 条件数​ 很大，需采用预处理迭代求解器（如代数多重网格 AMG）。
2. 对于 GPU 热点（如 MAC 阵列），可在热点下方布置更密集的微通道（针翅或蛇形通道）以增强局部散热。
3. 嵌入式微通道（直接在硅背面刻蚀）可缩短导热路径，降低热阻。

计算流体力学（CFD）、SIMPLE 算法、有限体积法、努塞尔数、两相冷却、热阻网络、PUE

用于 散热方案设计：确定微通道几何尺寸、流速、入口温度；评估 液冷 vs 风冷​ 的能效和成本；指导 芯片布局​ 以配合冷却通道。

22

内存系统 · 缓存一致性协议​

S ∈ {M,E,S,I}ⁿ​ 为缓存行状态向量；T ∈ {0,1}^{n×n}​ 为转换矩阵（协议状态机）；Dir ∈ {0,1}^{n×N}​ 为目录矩阵（记录每个缓存行的共享者）

缓存一致性目录协议状态矩阵（MOESI/MESI/GPU 自定义协议）​

■ 核心矩阵方程​
设有 n 个缓存（如 L1/L2 slice），每个缓存行有状态 s_i ∈ {M, E, S, I, O}（MOESI 协议）。协议状态机定义为 转换矩阵 T ∈ {0,1}^{5×5}，T_{a,b}=1​ 表示在某个事件下可从状态 a 转换到状态 b。

目录矩阵 Dir ∈ {0,1}^{n×N}，其中 N 为内存行数。Dir_{i,j}=1​ 表示缓存 i 持有内存行 j 的副本。

一致性维护消息数：​
Msg_count = Σ_{event} (sharer_count + home_node_cost)​

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

n​

缓存 slice 数

16–128（GPU L2）

N​

内存行数

10⁶–10⁹​

Protocol​

一致性协议

MOESI / MESI / NVIDIA 自有（如 GCN）

Directory entry size​

目录项大小

n/8 bytes（位图）或 指针数×地址​

Sharer count​

平均共享者数

1–4（GPU 通常较少共享）

Invalidation latency​

失效延迟

10–50 ns（片上）

Coherence traffic​

一致性流量占总流量比

5–20%（取决于 workload）

False sharing rate​

伪共享率

< 5%（良好对齐）

数学分析：
目录协议通过维护每个内存行的共享者列表来避免广播。当某个缓存需要写入一个共享行时，需向所有共享者发送失效消息。目录矩阵 Dir​ 的稀疏性决定了失效消息的数量。对于 GPU，由于 workgroup 通常私有数据，共享模式较少，目录开销较小。

数学解析：
一致性流量可由 一致性事件率​ 乘以每次事件的 消息数​ 估算。消息数 = sharer_count（失效） + 1（确认） + home_lookup。对于 GPU 中的原子操作（如 atomicAdd），需要更复杂的协议（如返回旧值）。

数学推理：
1. GPU 缓存一致性通常较弱（如 NVIDIA 的 GCN 协议），只保证同一 workgroup 内的可见性，跨 workgroup 需显式同步（__syncthreads）。这降低了协议复杂度。
2. 在 1–3nm 节点，共享虚拟内存（SVM）​ 需要 CPU-GPU 一致性，通常通过页错误和迁移实现，而非硬件 snooping。
3. 目录存储开销​ 随 n 线性增长，对于大 n（>64）可能过大，可采用 粗粒度目录（如多位向量）或 树形目录。

数学推论：
1. 一致性协议的 性能​ 可通过 平均失效延迟​ 和 带宽消耗​ 衡量。对于 GPU，减少失效延迟比降低带宽更重要。
2. 伪共享（false sharing）在 GPU 中较少见，因为线程束（warp）访问连续地址。
3. 对于 chiplet GPU，不同 chiplet 间的缓存一致性需要通过 UCIe 互连​ 实现，延迟更高，需优化协议（如推测加载）。

MOESI、MESI、目录协议、snooping 协议、伪共享、原子操作、SVM、chiplet 一致性

用于 缓存系统设计：确定协议类型、目录结构、一致性粒度；评估 workload 性能（如共享数据比例）；指导 编程模型（如 CUDA 共享内存 vs 全局内存）。

23

分布式计算 · 梯度同步​

Ring AllReduce: T = 2·(N−1)·α + 2·(N−1)/N·β·S​ ；Tree AllReduce: T = 2·log₂N·α + 2·β·S​

AllReduce 通信矩阵（Ring/Tree/Rabenseifner 算法）​

■ 核心矩阵方程​
设 N 个 GPU 参与分布式训练，每个 GPU 有梯度向量大小 S（bytes）。AllReduce 操作将各 GPU 的梯度求和并广播给所有节点。

Ring AllReduce 延迟模型：​
T_ring = 2·(N−1)·α + 2·(N−1)/N·β·S​
其中 α 为消息启动延迟（包括软件开销），β 为每字节传输时间（1/带宽）。

Tree AllReduce（蝶形）延迟模型：​
T_tree = 2·log₂N·α + 2·β·S​

通信矩阵 C ∈ ℝ^{N×N}​ ，C_{i,j}​ 表示从 GPU i 到 GPU j 的通信量（bytes）。对于 Ring AllReduce，每个 GPU 与其邻居通信，C 为带状矩阵。

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

N​

GPU 数量

8–1024（单机多卡→集群）

S​

梯度向量大小

100 MB – 10 GB（取决于模型）

α​

消息启动延迟

1–10 µs（NVLink）；10–100 µs（InfiniBand）

β​

每字节传输时间

0.1–1 ns/byte（NVLink ~900 GB/s）

Bandwidth​

单向带宽

50–900 GB/s（NVLink 4.0/5.0）

Topology​

互连拓扑

NVSwitch / Ring / Tree / Torus

Computation/communication overlap​

计算通信重叠

50–90%（取决于调度）

Scaling efficiency​

扩展效率

70–95%（理想线性）

数学分析：
AllReduce 的延迟由启动延迟和传输延迟两部分组成。对于小消息（S 小），启动延迟主导；对于大消息（S 大），传输延迟主导。Ring AllReduce 在大 N 和大 S 时优于 Tree，因为其传输量与 N 无关（仅与 S 有关）。现代 GPU 训练常使用 分层 AllReduce（节点内用 NVLink，节点间用 InfiniBand）以优化。

数学解析：
通信矩阵 C​ 的 谱半径​ 反映了通信拥塞程度。在 Ring AllReduce 中，每个 GPU 同时发送和接收，通信均匀分布，无热点。在 Tree AllReduce 中，根节点可能成为瓶颈。通过 梯度压缩（如 Top-K 稀疏化、量化）可降低 S，从而减少通信时间。

数学推理：
1. 在 1–3nm 节点，GPU 计算能力增长快于互连带宽（带宽每年增长约 1.5×，计算约 2×），导致 通信瓶颈​ 日益突出。AllReduce 优化至关重要。
2. 计算-通信重叠：通过将梯度计算与通信流水线化，可隐藏部分通信延迟。这需要精心设计反向传播的顺序。
3. 异步 SGD​ 可减少同步等待，但可能影响收敛精度，需权衡。

数学推论：
1. 对于大模型训练（GPT-4 等），张量并行​ 和 流水线并行​ 的通信模式不同于数据并行，需要定制化的 AllReduce 变体。
2. NVSwitch​ 实现了全连接拓扑，使得任意 GPU 对之间具有相同带宽，简化了 AllReduce 调度。
3. AllReduce 的延迟模型​ 可用于预测训练时间，指导资源配置（如 GPU 数量和互连选择）。

AllReduce、Ring AllReduce、Rabenseifner 算法、梯度压缩、计算通信重叠、NVSwitch、分布式深度学习

用于 分布式训练系统设计：确定 AllReduce 算法、互连拓扑、梯度压缩策略；评估 扩展效率​ 和 训练吞吐；指导 资源调度（如 AWS 多节点 GPU 集群）。

24

可靠性 · 纠错码与冗余​

G ∈ 𝔽₂^{k×n}​ 生成矩阵；H ∈ 𝔽₂^{(n−k)×n}​ 校验矩阵；Syndrome s = H·r​ ；SEC-DED: t=1, d=4​

纠错码（ECC）生成矩阵与校验矩阵（Hamming / BCH / Reed-Solomon）​

■ 核心矩阵方程​
线性分组码 (n,k)：k 位数据编码为 n 位码字。生成矩阵 G ∈ 𝔽₂^{k×n}，码字 c = u·G（u 为数据向量）。校验矩阵 H ∈ 𝔽₂^{(n−k)×n}，满足 H·Gᵀ = 0。接收向量 r，计算伴随式 s = H·r。若 s=0，无错误；否则 s 指示错误位置。

SEC-DED（单纠错双检错）Hamming 码：​
n = 2^m − 1, k = 2^m − m − 1，最小距离 d=4。
对于 GPU 内存（HBM/SRAM），常用 ECC 颗粒度为 128B + 8B parity（≈6.25% 开销）。

RAID 风格冗余（多芯片）：​
Parity = XOR(data_1, …, data_{N−1})​ ，可恢复单芯片故障。

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

Memory ECC​

内存纠错

SEC-DED（每 128B 有 8B ECC）

Cache ECC​

缓存纠错

SEC-DED 或奇偶校验（L1 通常无 ECC）

Register file ECC​

寄存器堆保护

奇偶校验或三重冗余（TMR）

Floating point error detection​

浮点错误检测

可选的 NaN/Inf 传播

RAS features​

可靠性可用性可维护性

错误记录、重试、热备

Mean Time Between Failures​

平均无故障时间

10⁶–10⁷ 小时（取决于工艺）

Soft error rate (SER)​

软错误率（中子/α粒子）

10⁻³–10⁻² FIT/bit（28nm→7nm 增加）

ECC overhead​

ECC 面积/功耗开销

5–15%​

数学分析：
ECC 通过添加冗余位实现错误检测和纠正。Hamming 码的校验矩阵 H​ 的列向量为非零且互不相同，使得单错误伴随式唯一对应错误位置。对于 SEC-DED，增加一个全局奇偶位使最小距离从 3 增至 4，可检测双错误。在 GPU 中，HBM 和 SRAM 广泛使用 SEC-DED。

数学解析：
软错误率（SER）随工艺微缩而增加（因为节点电容减小，临界电荷降低）。在 1–3nm 节点，SER 可能比 28nm 高 10–100 倍。因此，ECC 不再是可选项，而是必需品。对于寄存器堆和 L1 缓存，通常使用奇偶校验（检测到错误后触发重算）以降低延迟和功耗。

数学推理：
1. 三重模块冗余（TMR）​ 用于最关键路径（如时钟发生器、状态机），但面积开销 200%+，仅在必要时使用。
2. 错误重试（如 load miss 触发 replay）可避免错误传播，但增加延迟。
3. 芯片间互连（UCIe）通常使用 CRC 和重传机制，而非 ECC。

数学推论：
1. ECC 的 纠错能力​ 与 开销​ 需权衡。对于 GPU 内存，SEC-DED 是标准；对于高可靠性应用（如自动驾驶），可能需要 双纠错（DEC-TED）。
2. 擦除码（如 Reed-Solomon）可用于多芯片冗余，在 chiplet GPU 中保护 HBM 通道。
3. 机器学习​ 正在被研究用于预测和纠正错误，替代传统 ECC。

SEC-DED、Hamming 码、BCH 码、Reed-Solomon、CRC、TMR、软错误、RAS、FIT

用于 内存子系统设计：确定 ECC 粒度、类型、开销；评估 可靠性目标（FIT/MTBF）；指导 冗余策略（如热备 chiplet）。

25

量子计算模拟 · 状态向量演化​

**

ψ'⟩ = U·

ψ⟩​ ，其中 U ∈ ℂ^{2ⁿ×2ⁿ}​ 为酉矩阵；U = ⊗_i U_i（张量积）；State vector size = 2ⁿ complex numbers**​

量子门矩阵与状态向量演化的张量网络表示（GPU 加速模拟）​

■ 核心矩阵方程​
n 量子比特的状态向量 **

ψ⟩ ∈ ℂ^{2ⁿ}**，归一化 ⟨ψ

------

------

--------------

n​

量子比特数

20–40（单 GPU）；40–50（多 GPU 集群）

State vector size​

状态向量大小

2ⁿ × 16 bytes（complex double）

Gate application time​

单门应用时间

0.1–10 µs（取决于门类型和 GPU）

Simulation speed​

模拟速度

10⁶–10⁸ gates/second（GPU 加速）

Memory bandwidth​

显存带宽

1–4 TB/s（HBM2e/HBM3）

Distributed simulation​

分布式模拟通信

AllReduce 每门操作（如 MPI）

Error simulation​

噪声模拟

密度矩阵法需 4ⁿ​ 倍内存

数学分析：
量子电路模拟的核心是 状态向量演化：**

ψ⟩ → U_m·…·U₁·

ψ⟩。每个 U_i 是稀疏的（仅作用于少量量子比特），因此可用 门-门并行​ 和 批处理​ 加速。对于 Clifford 门（H、S、CNOT），可使用 Stabilizer 模拟（仅跟踪 Pauli 算符），复杂度 O(n²) 而非指数级。

数学解析：
GPU 加速量子模拟利用 SIMT 架构​ 并行处理状态向量元素。对于单量子比特门，每个元素独立计算（复数乘加）；对于两量子比特门，需访问成对元素（如 CNOT 门）。通过 CUDA 核函数​ 优化内存访问模式，可实现接近理论带宽的吞吐。

数学推理：
1. 在 1–3nm 节点，GPU 的 计算能力​ 远超 内存容量。模拟 40+ 量子比特需多 GPU 分布式，通信成为瓶颈。
2. 张量网络（如 MPS、PEPS）可压缩量子态，在近似模拟中大幅降低内存需求，适用于中等纠缠系统。
3. 噪声模拟（如 depolarizing 信道）使用密度矩阵，内存需求平方增长，通常限制在 10–15 量子比特。

数学推论**：
1. 量子模拟是 GPU 的重要应用场景之一（如 NVIDIA cuQuantum SDK）。随着量子比特数增加，对 GPU 内存和互连带宽的需求持续增长。
2. 混合量子-经典算法（如 VQE、QAOA）可在 GPU 上模拟量子电路，同时利用经典优化器，推动近期量子应用。
3. 在 1–3nm 节点，GPU 的 HBM 容量（~80 GB）限制了单 GPU 可模拟的最大量子比特数（约 32 qubits）。未来需 3D 堆叠​ 或 CXL 内存池​ 突破容量限制。

量子门、张量积、状态向量、张量网络（MPS）、Clifford 模拟、cuQuantum、VQE、QAOA

26

封装互连 · 硅中介层​

V(z) = V⁺·e^{−γz} + V⁻·e^{γz}​ ，γ = √((R+jωL)(G+jωC))​ ；S-parameter 矩阵 S ∈ ℂ^{N×N}​

硅中介层传输线矩阵（RLGC 参数 + S 参数）​

■ 核心矩阵方程​
硅中介层上的微带线/共面波导可建模为多导体传输线。对于 N 条信号线，其电报方程为：
∂V/∂z = −(R + jωL)·I​ ，∂I/∂z = −(G + jωC)·V​
其中 R, L, G, C ∈ ℝ^{N×N}​ 为单位长度电阻、电感、电导、电容矩阵。

频域解：V(z) = e^{−Γz}·V⁺ + e^{Γz}·V⁻​ ，其中 Γ = √((R+jωL)(G+jωC))​ 为传播常数矩阵。

S 参数矩阵：​
S ∈ ℂ^{N×N}​ ，S_{ij} = V⁻_i / V⁺_j（其他端口匹配）。

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

Line width​

信号线宽

1–5 µm（硅中介层）

Line spacing​

线间距

1–5 µm​

Dielectric thickness​

介质层厚度（SiO₂）

2–10 µm​

ε_r (SiO₂)​

相对介电常数

3.9–4.2​

tanδ​

损耗角正切

0.001–0.01​

R_DC​

直流电阻（每 mm）

10–100 Ω/m​

L​

电感（每 mm）

0.3–0.8 nH/mm​

C​

电容（每 mm）

0.1–0.3 pF/mm​

Characteristic impedance​

特性阻抗

50 ± 10 Ω（单端）

Insertion loss @ 28 GHz​

插入损耗

0.5–2 dB/cm​

Cross-talk​

串扰（近端）

−30 to −20 dB​

数学分析：
硅中介层的传输线矩阵通过 RLGC 参数​ 描述信号的传播和耦合。传播常数矩阵 Γ​ 的特征值对应各模式的衰减和相移，特征向量对应模式电压/电流分布。对于差分信号，需进行 模式分解（奇模/偶模）。插入损耗和回波损耗由 S 参数导出。

数学解析：
硅中介层的损耗主要来源于：导体损耗（趋肤效应）和介质损耗（tanδ）。在 1–3nm GPU 的高频信号（>10 GHz）下，趋肤深度小于线厚，交流电阻显著增加。通过 RLGC 参数提取（如 2D/3D 电磁仿真）可构建精确的传输线模型。

数学推理：
1. 硅中介层的线宽/间距受光刻精度限制（~1 µm），限制了布线密度和信号完整性。
2. 为降低串扰，可采用 地线屏蔽​ 或 差分信号。差分对的间距需精心设计以保持奇模阻抗恒定。
3. 硅衬底的导电性（电阻率 ~10 Ω·cm）会导致额外的 衬底损耗，可通过高阻硅或 SOI 改善。

数学推论：
1. S 参数矩阵的 条件数​ 反映了信号耦合程度，条件数大表示强耦合，可能引起信号质量问题。
2. 对于高速 SerDes（56/112 Gbps），中介层的插入损耗需小于 10–15 dB，否则需均衡器补偿。
3. 硅中介层的 热膨胀系数（CTE）与芯片匹配性好，有利于热机械可靠性。

RLGC 参数、S 参数、传输线理论、趋肤效应、差分信号、电磁仿真（HFSS/ADS）

用于 中介层设计：优化线宽/间距/介质厚度以满足信号完整性目标；评估 高速 SerDes​ 通道的误码率；指导 布线规则（如最大长度、最小间距）。

27

封装互连 · 穿透硅通孔（TSV）​

Z_TSV = R_TSV + jωL_TSV + 1/(jωC_TSV)​ ；C_TSV = 2πε_ox / ln((r+tox)/r)​ ；R_TSV = ρ·h / (πr²)​

TSV 阵列 RLC 寄生参数矩阵（自感/互感/电容耦合）​

■ 核心矩阵方程​
对于 N 个 TSV 组成的阵列，每个 TSV 的寄生参数为：
电阻：R_TSV = ρ_Cu·h / (π·r²)​ ，其中 ρ_Cu ≈ 1.68 µΩ·cm，h 为硅厚度，r 为 TSV 半径。
氧化物电容：C_ox = 2π·ε_ox·h / ln((r+t_ox)/r)​ ，t_ox 为绝缘层厚度。
衬底电容：C_Si = 2π·ε_Si·h / ln((r+t_ox+t_dep)/r)​ ，t_dep 为耗尽层厚度。
自感：L_self ≈ (µ₀·h/2π)·ln(2h/r − 1)​
互感：M_{ij} ≈ (µ₀·h/2π)·ln(2h/d_{ij} − 1)​ ，d_{ij} 为 TSV 间距。

TSV 阵列阻抗矩阵 Z ∈ ℂ^{N×N}​ ：
Z_{ii} = R_TSV + jωL_self + 1/(jω(C_ox + C_Si))​
Z_{ij} = jωM_{ij}​ （i≠j）

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

h​

硅衬底厚度

50–100 µm（减薄后）

r​

TSV 半径

2–10 µm​

t_ox​

绝缘层（SiO₂）厚度

0.1–0.5 µm​

Pitch​

TSV 间距

10–50 µm​

ρ_Cu​

铜电阻率

1.68 µΩ·cm（体）

R_TSV​

单个 TSV 电阻

5–50 mΩ​

L_self​

自感

10–100 pH​

C_ox​

氧化物电容

10–100 fF​

M_{ij}​

互感（相邻）

1–10 pH​

Self-resonant frequency​

自谐振频率

10–100 GHz​

数学分析：
TSV 的寄生参数决定了其在高频下的电气行为。电阻随频率增加（趋肤效应），但 TSV 半径较大时趋肤效应不明显（直到毫米波频段）。电容由氧化物层和衬底耗尽层串联组成。自感和互感影响信号完整性和电源噪声耦合。TSV 阵列的阻抗矩阵 Z​ 可用于分析 同步开关噪声（SSN）​ 和 信号串扰。

数学解析：
对于密集 TSV 阵列（间距小），互感 M_{ij}​ 不可忽略，可能导致信号线之间的串扰。通过 地 TSV（ground TSV）屏蔽可降低互感耦合。TSV 的 品质因数 Q = ωL/R​ 通常较低（<10），不适合谐振应用。

数学推理：
1. TSV 的 RC 延迟（τ = R·C）通常小于 1 ps，远小于芯片内互连延迟，因此 TSV 本身不是瓶颈。
2. 然而，TSV 的 寄生电容​ 会增加 I/O 驱动器的功耗，需优化驱动器尺寸。
3. 对于 3D 堆叠 GPU（如 HBM + logic），TSV 密度决定了垂直带宽。当前 HBM3 使用约 1000 个 TSV 通道。

数学推论：
1. TSV 阵列的阻抗矩阵 Z​ 的 谱半径​ 可用于评估电源分配网络的稳定性。
2. 通过 TSV 冗余（每个信号用 2–3 个 TSV 并联）可降低电阻和提高良率。
3. 未来 3D 集成中，混合键合（Hybrid Bonding）​ 将取代 TSV 用于 fine-pitch 连接，但 TSV 仍用于电源和粗间距信号。

TSV 寄生提取、3D IC、趋肤效应、同步开关噪声、地 TSV 屏蔽、HBM

用于 3D 堆叠设计：确定 TSV 尺寸、间距、数量以满足带宽和功耗目标；评估 电源完整性​ 中的 TSV 压降；指导 TSV 布局​ 以最小化串扰。

28

封装互连 · 微凸点阵列​

R_bump = ρ_solder·h / (πr²) + R_IMC + R_UBM​ ；C_bump = ε_underfill·A / d​ ；L_bump ≈ (µ₀·h/2π)·ln(2h/r − 1)​

微凸点（C4/μ-bump）阵列接触电阻矩阵（RLC 模型）​

■ 核心矩阵方程​
对于 N×M 的凸点阵列，每个凸点的等效电路为：
电阻：R_bump = R_solder + R_IMC + R_UBM​
其中 R_solder = ρ_solder·h/(πr²)，R_IMC 为金属间化合物层电阻，R_UBM 为凸点下金属化层电阻。

电容：C_bump = ε_underfill·πr² / h​ （平行板近似，忽略 fringe）
自感：L_bump ≈ (µ₀·h/2π)·ln(2h/r − 1)​

凸点阵列阻抗矩阵 Z ∈ ℂ^{NM×NM}​ ：
Z_{ii} = R_bump + jωL_bump + 1/(jωC_bump)​
Z_{ij} = jωM_{ij}​ （互感，i≠j）

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

Bump pitch​

凸点间距

20–200 µm（C4）；10–50 µm（μ-bump）

Bump diameter​

凸点直径

10–100 µm​

Bump height​

凸点高度

10–50 µm​

ρ_solder​

焊料电阻率

10–20 µΩ·cm（SnAgCu）

R_bump​

单个凸点电阻

1–20 mΩ​

L_bump​

自感

1–10 pH​

C_bump​

电容（含 underfill）

10–100 fF​

Underfill ε_r​

底部填充胶介电常数

3–5​

Current carrying capacity​

载流能力

0.1–1 A/凸点（电迁移限制）

Fatigue life​

热循环寿命

1000–10000 cycles​

数学分析：
凸点阵列的电阻矩阵决定了芯片到基板的电源传输效率和 IR-drop。由于凸点数量众多（数千至数万），电源凸点和信号凸点需合理分配。凸点的寄生电感影响高频电源噪声（L·di/dt）。电容较小，在 GHz 频段可忽略。

数学解析：
凸点的 电迁移（EM）​ 寿命由 Black 方程决定：MTF = A·J^(−n)·exp(E_a/kT)。对于 SnAgCu 焊料，n≈1.8，E_a≈0.8 eV。电流密度 J 需控制在 < 10⁴ A/cm² 以保证 10 年寿命。

数学推理：
1. 凸点间距的缩小受限于 电迁移​ 和 热机械应力。μ-bump（间距 <50 µm）的可靠性是主要挑战。
2. 对于 GPU 中的高电流区域（如核心供电），需使用多个并联凸点以降低电流密度。
3. 底部填充胶（underfill）​ 可缓解热应力，但增加工艺复杂度和返修难度。

数学推论：
1. 凸点阵列的 电阻矩阵​ 的 迹（trace）给出了总串联电阻，影响 IR-drop。
2. 通过 凸点分配优化（如将电源凸点置于芯片中心附近）可降低压降。
3. 未来 混合键合（Hybrid Bonding）​ 将凸点间距缩小至 <10 µm，电阻和电感大幅降低，但工艺要求极高。

C4、μ-bump、电迁移、热机械应力、底部填充胶、混合键合、IR-drop

用于 封装设计：确定凸点尺寸、间距、材料以满足电学和可靠性要求；评估 电源分配​ 的 IR-drop；指导 凸点布局​ 以优化热机械性能。

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封装互连 · 混合键合（Hybrid Bonding）​

R_bond = ρ_Cu·h_bond / (πr²) + R_interface​ ；C_bond = ε_ILD·A / h_gap​ ；Adhesion energy G = (σ²·t)/(2E')​

Cu-Cu 直接键合界面电阻/电容矩阵（混合键合）​

■ 核心矩阵方程​
混合键合在同一平面内交替排列 Cu 焊盘和 SiO₂ 介质层。键合后 Cu-Cu 接触形成电气连接，SiO₂-SiO₂ 提供机械支撑。

接触电阻：​
R_bond = ρ_Cu·h_Cu / (π·r²) + R_interface​
其中 h_Cu 为 Cu 焊盘厚度，r 为焊盘半径，R_interface 为键合界面电阻（取决于表面清洁度和退火条件）。

寄生电容（相邻焊盘间）：​
C_bond = ε_ILD·A / d​ ，其中 d 为焊盘间距，A 为相对面积。

键合强度（Griffith 准则）：​
G = (σ²·t)/(2E')​ ，其中 σ 为残余应力，t 为键合层厚度，E' 为平面应变模量。

■ 参数表（1–3nm GPU 典型值）​
 

参数

含义

典型数值/范围

------

------

--------------

Bond pitch​

键合间距

0.5–5 µm（混合键合）

Cu pad diameter​

Cu 焊盘直径

0.2–2 µm​

Cu pad thickness​

Cu 焊盘厚度

0.1–0.5 µm​

ILD thickness​

介质层厚度（SiO₂）

0.1–0.3 µm​

R_bond​

单个键合点电阻

0.1–5 Ω​

C_bond​

相邻焊盘电容

0.1–1 fF​

Bonding temperature​

键合温度