将verilog的Linter更换成xvlog后，编写testbench时可能会出现错误（检查代码没有任何语法错误），但是将xvlog改成iverilog后，就没有错误了，而且可以进行正常的综合和仿真。具体步骤：就是将Vivado的bin文件夹放置在系统环境变量中。verilog的Linter更换成xvlog后，编写testbench时可能会出现错误。【注意：ctags的下载应选择最新版，解压后的

软件版本：Xilinx vivado 2022.2。

出问题的信号【led】为输出信号，在子模块中定义为reg型，在顶层模块中也定义成了reg型。在顶层模块中将出问题的信号修改为wire类型。