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深入浅出DDR系列(二)—— DDR工作原理

版权声明:本文为CSDN博主「奇小葩」的原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接及本声明。原文链接:https://blog.csdn.net/u012489236/article/details/107750942学习完了DDR的基本组成和硬件结构

power 相关:(二)功耗的分析 —— power compiler

前面学习了进行低功耗的目的个功耗的构成,今天就来分享一下功耗的分析。由于是面向数字IC前端设计的学习,所以这里的功耗分析是基于DC中的power compiler工具;更精确的功耗分析可以采用PT,关于PT的功耗分析可以查阅其他资料,这里不涉及使用PT的进行功耗分析。  (1)功耗分析与流程概述  上一个小节中讲解了功耗的构成,并且结合工艺库进行简要地介绍了功耗的计算。但是实际上,我们根本不可能人

verilog11、pipeline 学习笔记

文章目录pipeline 总结1、[简易流水线实现](https://zhuanlan.zhihu.com/p/56317767)不用流水线方式流水线方式2、[ valid/ready 信号结合pipeline](https://blog.csdn.net/rill_zhen/article/details/45980039)3、[流水线设计高速乘法器(移位实现)](https://www.run

深入浅出DDR系列(一)—— DDR原理

版权声明:本文为CSDN博主「奇小葩」的原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接及本声明。原文链接:https://blog.csdn.net/u012489236/article/details/107730731内存是我们平常嵌入式系统中接触的比

#硬件工程
Tcl教程1

文章目录1、Tcl基本语法2、Tcl命令结构:命令替换变量替换反斜杠替换(转义替换)3、Tcl数据类型简单Tcl对象字符串表示列表 List关联数组句柄4、tcl变量变量命名动态类型数学表达式5、Tcl运算符算数运算符关系运算符逻辑运算符位运算符三元运算符运算符优先级6、Tcl决策?:操作符if语句 / if ... else 语句switch 语句内嵌switch语句7、Tcl 循环while

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Verilog3-glitch_free_clock_switching(无毛刺时钟切换电路)

文章目录Verilog 实现 glitch free clock Switching(无毛刺时钟切换电路)1、有毛刺的时钟切换电路2、相关时钟源(同步时钟)的毛刺保护3、无关时钟源(异步时钟)的毛刺保护Verilog 实现 glitch free clock Switching(无毛刺时钟切换电路)要求:输入sel、clka 、clkb,sel 为1输出为 clka,sel为0 输出 clkb参考

静态功耗与动态功耗

版权声明:本文为CSDN博主「yuzhong_沐阳」的原创文章,遵循CC 4.0 BY-SA版权协议,转载请附上原文出处链接及本声明。原文链接:https://blog.csdn.net/zhong_ethan/article/details/104759746文章目录0. 功耗源1. 动态功耗1.1 翻转功耗1.2 短路功耗2. 静态功耗2.1 亚阈值泄漏电流2.2 栅泄漏电流2.3 结泄漏电流

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clock-gating整理

文章目录clock gating 理解1、latch双稳态器件常见锁存器结构SR锁存器D锁存器2、clock gating(clock low-active) latch + AND gating 电路(clock high-active)latch + OR gating 电路clock gating 理解1、latch参考:https://www.cnblogs.com/IClearner/p

sdc:基本的时序路径约束

文章目录sdc:基本的时序路径约束1、概念时序路径关键路径路径约束1、路径2(寄存器到寄存器的路径)约束2、路径1(输入到寄存器D端)的约束3、路径3(寄存器到输出端口)的约束4、路径4(输入到输出)的约束**(1)路径4:输入到输出****(2) 纯组合逻辑,内部没有时钟**2、实战设计(约束)规格书:.synopsys_dc.setup文件,设置DC启动环境common_setup.tcldc

Verilog:generate、for、always 语句用法与电路结构对比

文章目录1、always-for2、 for-always3、generate_for_always3.1、generate-always-for4、for-assign5、generate-for-assign6、always@(*)-for7、for-always@(*)8、generate_for_always@(*)仿真结果最近写Verilog时,对于for循环相关不是很清楚,所以写了一些

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