背景公司使用Gerrit管理Code review，对于已提交的代码领导审核后才能合入主支。假设某次提交后发现一个typo 这里总结两个处理方法方法1（不推荐）登录Gerrit将本次提交abandon掉通过git reset将代码回退到上一次提交然后你修改出问题的文件保存git add .最后 git push origin HEAD:refs/for/master方法2不必abandon提交，不

vlog常用参数解析

import numpy as npdata = np.array([1,2,3])print(data.max())print(np.sqrt(data))#print(data.sqrt)import pandas as pddf=pd.DataFrame(data)d1=df.values#方法1#d2=df.as_matrix()d3=np.array(df)#方法2

Vitis_LibrariesVitis_Libraries/tree/master/visionVitis-Tutorialsug1354

这些块包括 NoC、AIE、PL 和 CIPS（CIPS 本身包含不同的域：LPD 和 FPD）等，启动这些块时，需使用 Vivado 中的配置集进行配置。所有这些配置二进制文件 (CDO) 都封装到单一容器文件内，此文件称为 PDI 文件，PDI 表示可编程定义文件 (Programmable Definition File)。用户可以覆盖 PDI 中的 PLM，如 UG1283 中的第 129

verilog使用@符号来控制基于特定事件的执行流，SystemVerilog增强了@事件控制。@标记的一个基本应用——>推断一个具有使能输入的锁存器。下面一个例子演示了一个锁存器建模的基本风格always @(data or en)if(en) y<=data;这种编码风格效率极其低下，即使在使能输入无效的情况下，数据输入的每次改变都会触发事件控制。SystemVerilog在事件控

https://forums.xilinx.com/t5/High-Level-Synthesis-HLS/Using-Vitis-Vision-Libraries-and-OpenCV/td-p/1170435说明中的tclvitis_hls -f run_hls_standalone.tcl# run_hls_standalone.tcl# tcl file 用来跑vitis hls的工程#

为避免仿真和设计竞争问题(race condition)，systemverilog中引入了program的概念。在Verilog中，调度如下图所示：从图中可以看出，阻塞赋值与非阻塞赋值的调度是不一样的，其中#0的阻塞延时赋值则处在中间的调度区域。对于systemverilog来说，就多添加了几种调度区域。如下图所示前三个为Verilog准备的，observed处于中间部分，是为SV中的属性断言准

Regester 正则表达式测试工具自动加载上次关闭前运行的最后一组数据支持树形,表格, 文本等三种结果查看方式支持快捷键操作(F5运行, F4切换查询替换模式, F6切换结果显示方式, F2复制代码, Ctrl+Tab切换焦点)选中树结点或单元格时自动选中源文本中对应的部分表格内容可自由选择,自由复制表格内容可导出为csv/xlsx文件支持拖入文件作为匹配源文本支持忽略大小写,单行模式,多行模式