MAC代表主机，在发送完寄存器地址后，想要读取对方的PHY芯片，此时主机方的数据线要拉成高阻态（挂一个上拉电阻），这样对对方PHY芯片没有影响，PHY芯片从高阻态拉低以后就可以传输数据。因为在FPGA中，时钟上升沿和数据改变是同沿的，不满足PHY芯片的时序关系，因此要在内部i_clk时钟有一个180°的反相，输出phy_MDC；通过MDIO（输入输出数据引脚，可以读取，也可以写入，需要三态门控制）

项目中涉及到DC综合，以此记录关于DC综合的学习，零零散散的。DC(design complier)是数字IC设计不可或缺的一步，前端和后端工程师都要懂。是Synopsys公司用于做电路综合的核心工具，可以将硬件描述语言（Verilog/HDL）的电路转换为基于工艺库的门级网表。