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vivado报错及解决【十】

ERROR: [Synth 8-1766] cannot open include file include.v

#fpga开发
vivado仿真位数问题

2.因为仿真波形默认列出的是testbench中出现的变量,而我们在功能模块中已经定义了此变量(如图1),只需要将功能模块中的变量添加到仿真波形中(如图4),就不会出现变量只有1位的问题。上述问题就是因为在功能模块中定义了此wire变量,但是在testbench中未定义,仿真波形默认列出testbench中出现的变量,未定义的变量就会被默认只有一位。今天分享一个使用vivado仿真时,定义的变量明

vivado压缩.bit/.bin下载文件

[Labtools 27-3347] Flash Programming Unsuccessful: Program File Size cannot be greater than part size

vivado报错及解决【五】

ERROR: [Common 17-39] 'connect_hw_server' failed due to earlier errors.

使用FIFO时出现的问题小记【vivado】

FIFO的复位未完成导致的读写问题

vivado报错及解决【四】

[filemgmt 20-1731] Too many checkpoints files associated with the sub-design

vivado报错及解决【三】

[Place 30-126] Unroutable Placement! A BUFIO can only drive loads in the same IO bank. The following BUFIO clock loads are placed too far from the BUFIO to be routable.

vivado报错及解决【二】

[DRC REQP-1884] ODDR_has_invalid_load: ODDR cell ODDR_p0_0 loads should only be an output buffer or a port, but it is driving an invalid load

#fpga开发
vivado手动添加flash型号

文章会分为两个部分,第一个部分介绍如何将程序固化下载到开发板,第二个部分介绍如何手动添加flash型号

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