下载Vivado, Vitis, Vitis Embedded Platform, PetaLinux, Device modelshttps://china.xilinx.com/support/download/index.html/content/xilinx/zh/downloadNav/vivado-design-tools/archive.html

现象2：无法下载bit文件，无法找到ARM部分，提示：ERROR: [Labtools 27-3165] End of startup status: LOW。原因：复位时序不对。解决办法：检查PS_SRET_B是否被拉高。...

之前对自协商没有了解，在代码中判定端口up只考虑了link信号，为考虑AN信号，导致插入光转电模块点灯异常。#mermaid-svg-fyXJp3KUV6mEX8KJ .label{font-family:'trebuchet ms', verdana, arial;font-family:var(--mermaid-font-family);fill:#333;color:#333}#merma

先写出对应的原码，然后根据原码从右往左找出第一个1，这个1不变，符号位不变，1左边的全部去反，右边的也不变。1011取反加一 。符号位要取反吗？11011011模减绝对值。-516-|5|=11...

使用系统函数 clog2()或者自己写一个function注意，这样的styleinput[clog2()或者自己写一个function注意，这样的styleinput [clog2()或者自己写一个function注意，这样的styleinput[clog2(LEN+1)-1 -1:0] addra,它用不了funclog2函数。换一种style应该就ok了。module simple_dual

reg A,B;wire C1,C2;reg C3,C4,C5,C6;initial beginA = 0; B = 0;C3 = 0; C4 = 0; C5 = 0; C6 = 0;#6 A = 1;#2 A = 0;#1 A = 1;#1 A = 0;#2 A = 1;#6 A = 0;end// 1. 连续赋值+ 正规延迟assign #5 C1 = A +B;// 3. 阻塞赋值 + 正规