不成功的故障恢复的时序见下图9。针对Tx_Disable有效情况下的SFP收发器上电初始化进程，在上电TX_DISABLE信号有效期间， TX_FAULT的状态是不确定的。对于Tx_Disable信号为无效情况下的收发器初始化进程，当收发器内部的安全电路检测到收发器已经进入正常状态后，同时收发器未检测到故障，TX_FAULT将在t_init时间内变为无效。规范中分为2部分来介绍TX_FAULT信号

从图1-2可以看出，对于CPLD来说，其逻辑设计的变化都在于可编程逻辑阵列（PLA）中的线路连接的变化。虽然CPLD的逻辑设计实现主要在可编程逻辑阵列（PLA），如图1-3，但是宏单元以及由宏单元组成的逻辑阵列块则是CPLD最重要的电路驱动部件和锁存部件。传统的CPLD内部构架布局如图1-1所示，可编程互连阵列（PIA）在芯片中心位置，而逻辑阵列块则在芯片四周靠近I/O模块。可编程逻辑阵列由“与”

具体地讲，这是在 CMOS 电路的电源轨之间创建一个低阻抗路径的过程，从而触发一个承载寄生电流的路径，该触发操作会破坏器件的正常运行。嵌入式控制器的设计目的是生成信号（如高速串行通信时钟，该信号的时序规范相当于瞬变引发的噪声的实现规范），并在这些信号上进行操作。受到电源、高温度或不正常工作条件的影响时，被损害的组件可能会发生永久性的故障。本质上， UART 比 I2C 或 SPI 协议更稳定，因为