设计电源分配网络（PDN）时经常会碰到一个问题，就是去耦电容应该选多大？电容数量要多少个？对于大部分芯片而言，为了保险起见，我们通常参考datasheeet的设计或者原理图的demo，但是如果使用分立器件搭建的电路，就需要自己计算。在很长时间里，我们经常认为“差不多就行”或者“电容越多越好”，但这样是没有办法很好的兼顾电路的性能和成本的。刚好最近遇到一个相关设计，做笔记梳理一下。

 首先要搞明白几个问题：

1. 用电端能接受的电源波动时多少？
2. 峰值电流需求是多少？
3. 去耦频率是多少？因为我们没法设计一路电源使得它在无穷大的频率处都呈现低阻抗，因此我们讨论的都是有限范围内的去耦。

1、确定去耦频率的范围 

        在设计中的难点：芯片汲取电流的频谱根据芯片的工作状态不同（频率、负载等），可以覆盖从直流到高于时钟频率的几乎任何频率。因此除非了解芯片上的精确电流频谱，否则PDN设计便要假定峰值电流可能出现在直流到信号带宽的任何频率处。

          假设电源能响应直流到100 KHz的电流变化，即低于100 KHz的电流变化由输入电源提供（这是一个比较合理的假设。通常如果电源开关频率600 KHz，截止频率设置在100 KHz左右，即电源能够对低于100 KHz的电压（负载）变化做出反应）。板级PDN设计的频率范围通常不超过100 MHz，超过这个频率，从芯片看过去的阻抗只与封装和芯片有关。因此这里只讨论对100 KHz-100 MHz范围的去耦设计。

2、确定目标阻抗大小

       对于某一电源，目标阻抗可能会根据芯片的工作频率而改变，这取决于芯片的电流频谱。在设计PDN阻抗时，应该考虑用电设备的瞬间峰值电流。严谨来说，芯片电流的瞬态波形是可以分解成多个正弦电流波形，而每一成分的正弦电流波形流经PDN网络都会产生一个电压压降，这些压降又可以累加最终体现在电源电压的下降。

        事实上很难评估芯片的电流组成成分，它可能包含从直流到非常高频率的分量。从芯片引脚看去，可以接受的最大阻抗为电源纹波与瞬态电流的比值：

        然而，很多芯片手册里是找不到瞬态电流值的。峰值电流很有可能大多数时间是直流加上10%的电流瞬变，仅仅持续几微秒的瞬变。芯片手册或许可以查到峰值电流或者最大电流，那么最大电流中有多大成分是瞬变呢？根据不同的应用这个比值可以占到10%到90%不等。根据经验法则粗略估计，瞬变电流是芯片最大消耗电流的一半：

        另外，一些芯片手册会提及芯片的最坏功耗情况，可以推断其峰值电流。因此，目标阻抗也可以表示为：

 3、举例：

        当给一个1.8V芯片供电，要求纹波控制5%，其最大功耗为4W，则估算需要控制PDN的目标阻抗不高于0.081 ohm。其中直流到100 KHz的电流变化由电源提供，100 KHz到100 MHz的电流由芯片外的去耦电容提供。

3.1、计算100 KHz处的最小电容值

        电容在谐振频率点以下时，电容呈容性，阻抗可以近似表示为：

        由此可以得到如果想要PDN网络在100 KHz的频率下阻抗低于目标阻抗81 mohm，电容C的最小取值为19.66uF。

        村田的ZRB188R61A226ME05为22uF/0603的电容，在100 KH频率下阻抗约为0.08 ohm。自谐振频率在1.2 MHz，阻抗曲线如下图所示。只需要一个电容器就可以满足100 KH处阻抗低于目标阻抗。

        这个电容能实现的去耦范围时多时呢？当电容工作在自谐振频率以上，其阻抗主要由寄生电感贡献，电容阻抗可以近似表示为：。可以根据阻抗曲线确定大电容的最高去耦频率为25 MHz，这个值也可以根据电容的寄生电感值推出。一个22 uF电容可以控制100 KHz-25 MHz范围内的阻抗低于目标阻抗。

3.2、计算更高频率处的电容值

        现在转向25 MHz以上频率的去耦设计。在更高频率处可以使用小电容，同样可以根据式子计算出最小容值的数量级。在25 MHz 处计算得最小电容为78.6 nF。在100 MHz处需要控制总的寄生电感满足：，因此需要寄生电感总量ESL<129 pH。查找电容器规格书，这里选择两个0.47nF/0201的电容型号为GRM033B31A473KE84，其寄生电感为200 pH，两个电容并联可以满足寄生电感小于总的ESL，同时电容值大于最小电容要求。

3.3、最终阻抗曲线

        由此可以得到的去耦电容组合为1个22uF加2个47nF的组合。这种组合是否就和合理了呢？用相应的spice模型仿真得到阻抗曲线如下所示：

        由上图可见，在100 KHz处阻抗超了12 mOhm（第一个电容选型的时候没有留足余量），100 MHz处阻抗低于目标阻抗。而在20 MHz频率点处，出现了阻抗突然的增加。由于多个不同阻抗特性的电容并联，需要考虑并联反谐振问题。即在某一频率下，大容量电容呈感性，而小容量电容呈容性，两者阻抗相等，发生并联谐振。

        并联谐振（PRF）的频率点会处于大电容与小电容的自谐振频率点之间，对于设计者而言，我们不太关心这个频率点，反而并联谐振频率点处的阻抗更重要。PRF处的阻抗峰值可以粗略根据下式计算：

        这里L1为大电容的寄生ESL，C1为小电容的容值，R1为大电容的ESR，R2为小电容的ESR。由此不难看出降低谐振阻抗峰值的几个方法：

1. 1、减小大电容的ESL。
2. 2、增加小电容的容值。
3. 3、同时增加两个电容的ESR。
   1.         对于本例的修改，可以将22uF/0603的电容器拆分成两个0402封装的电容组合，其ESL将大大减小，同时自谐振频率点也更高。也可以继续增加小电容的数量使得谐振峰值下降。
      1.         在这里介绍另一种办法：增加一个自谐振频率点与反谐振频率点相近的电容器。通常这个电容的容值介于大电容与小电容之间。这里增加一个0.22uF/0201的电容，其自谐振频率点在20 MHz附近。从仿真结果来看，谐振点处阻抗得到抑制，满足目标阻抗81 mOhm的要求。
         1.         

            

                    总结：为了实现某一频率段的阻抗控制，可以使用不同自谐振频率点的电容配置，通常为大电容和小电容的组合。但需要注意并联反谐振问题。在电容选型时，选择的两个电容数量级应该尽量小，使得两者自谐振频率点靠近，通常相差一个数量级，如1uF、0.1uF。

写在最后：

        尽管从原理图设计上已经确定了去耦电容的选择，但是完整的PDN网络设计还需要考虑另外两条准则：

1、让电源和地平面称为相邻平面层，且尽量靠近PCB表面，以减小过孔带来的回流路径的寄生电感。

2、电容摆放在电流的最短回路的位置，即电容尽量靠近芯片摆放，电容的地也尽量靠近芯片的地。

        请大家批判性观看，如有错漏，欢迎指正。

参考：

电容去耦原理笔记（彻底理解并伴有公式计算）_去耦电容放电公式-CSDN博客

《信号完整性与电源完整性分析 第二版》第13章13.4节、13.16节