目录：1、实验目标2、创建 Project3、创建 VHDL 文件①创建半加器 h_adder.vhd 文件②创建或门 or2a.vhd 文件③创建全加器 f_adder.vhd 文件④编译4、查看 RTL 图5、仿真1、实验目标通过本实验，掌握使用VHDL硬件描述语言设计一个1位二进制全加器，做出仿真波形。注意：创建项目、文件的具体操作细节可参考以下文章：Quartus Prime Lite E

目录：0、需求1、前言1.1、开发环境1.1、整体流程1.2、类1.3、核心算法2、接口的设计和实现2.1、读写 txt 文件的模块2.2、SimHash 模块（核心模块）2.3、海明距离模块2.4、main 主模块3、接口部分的性能改进3.1、性能分析4、单元测试4.1、读写 txt 文件的模块 的测试4.2、SimHash 模块 的测试4.3、海明距离模块 的测试4.4、主测试 MainTes