时序约束对于学FPGA的人来说，好像是一个比较“高深”的技术。初学者跑工程时，由于运行速率（时钟频率）比较低，往往不需要做这一步骤。好像也没啥影响。那为什么聊FPGA的时候总是逃不开这个东西呢，就让人感觉不会时序约束就没入门一样，找工作的时候很多招聘要求还把它放在加分项上。

本文帮助大家快速配置DDS核，并给出相应的仿真代码观察相应的波形。没有多余的讲解，先用起来再说。

本文通过一个实际的滤波过程，带大家快速的学会使用这个IP，同时对IP的每一页都做了详细介绍。你可以直接使用matlab代码产生滤波器参数和原始数据，然后跟着图片中的配置完成FIR IP实现滤波的过程，先用起来再说。

详细介绍了用matlab计算互相关的方法和细节

这篇文章的侧重点是讲思路的，讲为什么需要某一个步骤或者某一个东西，以及它和其他步骤的联系是什么