加速Verilog项目仿真速度，比vivado要快得多

实现一个以加法器为核心的计算器。加法：能够实现32bit加法减法：能够实现32bit减法乘法：能够实现两个32bit数字的乘法，乘积为64bit除法：能够实现两个32bit无符号数的除法，商为32bit，余数为32bit解读：该部分的关键在于串并转换，状态数并不多，也没有必要简化；串并转换的关键在于计数器信号和使能信号；而且对于线路空闲时发送无效字节同样很重要，需要借助已存在的或者需要新建信号来支

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