使用D触发器完成2分频电路即通过时钟的上升沿或下降沿到来时进行翻转得到，信号的两个状态所占时间长度相同，因此它的输出时钟的占空比为50%。

Verilog是一种基于硬件描述语言的编程语言，用以设计和模拟数字电路。它支持门级、寄存器传输级、行为级等多层次的建模方式，并可用于仿真、综合和验证数字电路。

静态时序分析中最基本的就是setup和hold时序分析，其检查的是触发器时钟端CK与数据输入端D之间的时序关系。解决时序收敛的问题也是静态时序分析中的主要任务。

set_case_analysis对指定的ports/pins设置constant logic value或者transition type, 默认无法传递时序逻辑。

TCL（Tool Command Language）是一种解释型编程语言，它的主要设计目标是提供一个简单易用的脚本语言，而且可以方便地嵌入到其他程序中。TCL最初由约翰·奥斯汀（John Ousterhout）在1988年开发。TCL被广泛应用于自动化测试、GUI设计和网络编程等领域。TCL是一种功能强大且易学易用的脚本语言，在各个领域都有着广泛的应用。

任何sdc首先定义的都是时钟。Clock主要包含Waveform、Uncertainty和Clock group的定义。我们把它们称为时钟的三要素，当然创建任何时钟都要检查一下这三者有没有定义正确。

当hierachy和flatten run 的timing结果差别很大时，有可能是sdc导致的，debug unconstrained path是什么原因导致的尤为重要， 这样就能快速定位到hier和flat sdc不一致的问题。

formality 是synopsys 用来验证两个design是否等价的工具。一般情况下的failing points与setting有关，比如没有设置black box, scan related pins没有set_constant和set_dont_verify_points等，具体问题需要具体分析。

在使用linux shell窗口的时候大家喜欢根据自己的使用习惯配置左侧命令提示符的内容，比如显示当前目录的全路径，下面我就根据自己的使用经验详细说明一下配置cshell过程。

随着CMOS工艺的进步，电源电压减小，降低了动态功耗；同时，阈值电压Vt降低（阈值电压越小，漏电流越大），增大了静态功耗。