断言是对设计行为属性的描述。它使用描述性语言来描述了设计必须满足的属性。1.Verilog语言是一种过程性设计语言，在硬件设计过程中不能很好的描述时序行为。2.SVA是一种描述性语言，可以很好的描述和控制复杂设计的时序的相关问题。基于断言的验证方法（ABV）是对验证的增补，断言还可以对总线协议进行定义和验证（AHB/APB）。

行覆盖率（Line Coverage）：RTL中的代码行；状态机覆盖率（FSM Coverage）：RTL代码中的有限状态机的状态和状态之间的转换；路径覆盖率（Path Coverage）：RTL代码中的路径分支（if-else语句）；翻转覆盖率（Toggle Coverage）：RTL代码中的一个信号从0跳变到1，以及1跳变到0；表达式覆盖率（Expression coverage）：RTL代码

UVM agents具有类型为uvm_active_passive_enum的变量，该变量定义agents是否是active (UVM_ACTIVE)或者passive(UVM_PASSIVE)。不生成激励，只能监视接口，这意味着在PASSIVE agent中将不会创建driver和sequencer。在environment类中创建agents时，可以使用**set_config_int（）**