分频 = 把高频时钟 “降速”输出频率 = 输入频率 ÷ 分频系数 NN 可以是：1、2、4、8、16、32……例：主频 72MHz，8 分频：→ 9MHz晶振电路：提供精准原始基准频率。PLL：把低频晶振倍频成高频主频。主频：CPU 真正的运行速度。分频：把高频时钟降速给各个外设使用。整个系统的所有频率全都来源于一颗晶振，靠内部倍频 + 分频实现不同速度。

ΔΣ型ADC采用1位量化器结合过采样和噪声整形技术，通过将量化误差推向高频后滤除，实现高精度转换。其核心优势在于：1位量化器具有完美的线性度，配合积分器将幅度信息转化为时间信息，数字滤波环节最终输出高分辨率数据。这种架构特别适合低频高精度应用（如电能计量），能有效规避传统ADC的温漂、失调等问题。通过过采样（采样率远高于信号带宽）和噪声整形（低频噪声显著降低），ΔΣADC以数字处理换取模拟精度，成