约束问题留到最后才发现。你布完线跑 STA，发现 slack 差 200ps。改什么？改约束还是改 floorplan？不知道，因为你从来没验证过约束本身。约束写完后 → 约束完整性检查（check_timing + 人工判读）→ 综合 → CTS → SPEF → STA → 约束回归 → sign-off↑ 本篇重点工艺约束设计的核心理念周期大，约束宽松——uncertainty 0.5ns

约束问题留到最后才发现。你布完线跑 STA，发现 slack 差 200ps。改什么？改约束还是改 floorplan？不知道，因为你从来没验证过约束本身。约束写完后 → 约束完整性检查（check_timing + 人工判读）→ 综合 → CTS → SPEF → STA → 约束回归 → sign-off↑ 本篇重点工艺约束设计的核心理念周期大，约束宽松——uncertainty 0.5ns

步骤命令做什么检查什么1读网表 + 库 → 逻辑模型2读 scan info → 测试模型pin 分配3验证 scan 连接chain 通不通4建立故障列表5生成 patternFC > 95%6输出 pattern格式正确7覆盖率报告定位低覆盖率模块。

OCV（On-Chip Variation，片上偏差）指同一芯片上不同位置的器件由于工艺、电压、温度的局部差异而表现出的性能偏差。工艺节点 推荐 OCV 方法 原因180nm ~ 130nm Flat OCV + guardband 库不提供 AOCV/POCV 模型90nm ~ 65nm AOCV（可查表定制） 有 distance-based OCV 数据40nm ~ 28nm AOCV +

问题根因修复教训覆盖率 78%锁存器结构不可测插入 test pointDFT 规划阶段跑 testability analysisPNR 后覆盖率骤降STIL 未更新从 Innovus 重新提取PNR 后必须更新 STILPattern 超限chain 少 + 无压缩增加 chain + 开 compressionchain 数在芯片规划阶段确定低温测试失败地址译码路径 transition 差

数字芯片制造过程中，工艺缺陷会导致芯片失效。DFT 的目的是在芯片中植入测试结构，使得制造后能够高效检测缺陷。类型成因表现Bridge金属线短路 / 相邻信号连通逻辑错误 / 驱动冲突Open金属线断裂 / via 失效浮空 / 固定值Pinhole栅氧击穿栅极漏电 / 功能失效模型描述覆盖率目标节点固定为 0 或 1> 98%节点无法完成 0→1 / 1→0 跳变> 90%Path Delay组

跨时钟域（CDC, Clock Domain Crossing）是数字芯片设计中最高频的故障来源之一。采样值不确定（0 或 1）亚稳态传播至下游逻辑多 bit 信号出现数据不一致（部分 bit 被新时钟采样、部分 bit 被旧时钟采样）CDC 同步器是解决上述问题的基本单元。本文从亚稳态物理机制出发，逐一解析五种同步器结构的原理、适用场景与 RTL 实现。单 bit 电平信号→ 2-FF 同步器（