引言：本文我们介绍Xilinx 7系列FPGA收发器硬件设计主要注意的一些问题，指导硬件设计人员进行原理图及PCB设计。本文介绍以下内容：GTX/GTH收发器管脚概述GTX/GTH收发器时钟设计GTXGTH收发器电源设计1.概述Xilinx 7系列FPGA GTX/GTH收发器是模拟电路，当设计和实现PCB设计需要特殊考虑和注意。这其中涉及器件管脚功能、传输线阻抗和布线、供电设计滤波、器件选择、P

引言：串行收发器中的均衡器在接收中补偿线路高频信号衰减，减少误码率，增大信号眼图显示等方面具有重要作用。采样时钟随数据一起传输，在接收端通过CDR电路恢复时钟，极大的提高了数据传输速率。本文我们一起了解下GTX/GTH收发器中这两种资源的结构和使用方法：GTX/GTH收发器RX均衡器GTX/GTH收发器CDR时钟恢复电路1.RX均衡器（DFE和LPM）1.1功能描述串行链路比特误码率（BER）性能

引言：从本文开始我们介绍Xilinx 7系列FPGA的SelectIO资源结构及使用，我们在进行FPGA外设硬件及软件设计时，如ADC、PHY、DDR3等，通常会涉及到该资源。本节我们介绍以下知识点：SelectIO资源概述及结构SelectIO管脚通用设计指导1.I/O概述7系列FPGA I/O bank分为高性能（HP）banks和宽范围（HR）banks。HP I/O bank...

前言：本文利用VerilogHDL语言，通过Xilinx提供的XDAC IP核实现ZYNC-7000 SOC芯片温度实时读取。

说明：ANSI/VITA 57.1-2008标准对FMC规范做了详细的规定，包括对FMC的特性、尺寸、FMC载板、FMC连接器管脚分配以及电气要求等都有详细的要求。本文我们介绍下VITA 57.1-2008标准里第三章内容，即FMC夹层卡模块相关的内容。3. FMC夹层卡模块3.1 概述该部分主要介绍下IO夹层卡模块的机械尺寸。IO夹层卡模块定义了单宽和双宽两种尺寸。单宽宽度为69mm，双宽...

前言：本文我们介绍下ADC采样时钟的抖动（Jitter）参数对ADC采样的影响，主要介绍以下内容：时钟抖动的构成时钟抖动对ADC SNR的影响如何计算时钟抖动如何优化时钟抖动1.采样理论高速ADC使用外部输入时钟对模拟输入信号进行采样，如图1所示。图中显示了输入采样时钟抖动示意图。图1、ADC采样输入模拟信号的频率越高，由于时钟抖动导致的采样信号幅度变化越大，这点在图2中显示的非常明显。输入信号频

引言：本节我们继续使用Xilinx SDK自带的LwIP协议测试例程测试电路板千兆网接口，验证电路板PHY硬件设计是否正确。1.实验系统框图本实验系统框图如图1所示。图1中PHY在电路图上连接至PS侧BANK501 MIO接口，UART接口连接至BANK501 MIO接口。图1、PHY测试框图2.硬件平台设计硬件设计是在上一节（Xilinx ZYNQ SOC入门基础之Hel...

引言：上一篇文章我们介绍了ZYNQ SOC设计流程及Hello Word实验，本节我们在上一节实验的基础上继续使用Xilinx SDK自带的测试例程测试内存和DRAM，以验证SOC芯片及SDRAM是否可以正常工作，实验内容包括：ZYNQ SOC片上内存测试DDR3 DRAM测试1.实验系统框图本实验系统框图如图1所示。图1、实验系统框图2.硬件平台设计本节硬件平台与上...

说明：我们在设计外设和Xilinx 7系列FPGA互联时，经常会用到LVDS接口。如何正确的保证器件之间的互联呢？本博文整理了Xilinx官方相关技术问答，希望能给开发者一些指导。1. Xilinx-7系列FPGA差分信号接口Xilinx 7系列FPGA提供了两种I/O Bank：高性能（HP）I/O Bank和宽压范围（HR）I/O Bank。HP I/O Bank： 支持最大VCCO 电...

7系列FPGA DDR接口解决方案如图1所示。图1、7系列FPGA DDR3解决方案1.1 用户FPGA逻辑（User FPGA Logic）如图1中①所示，用户FPGA逻辑块是任何需要连接到外部DDR2或DDR3 SDRAM的FPGA设计。用户FPGA逻辑通过用户接口连接到内存控制器。1.2 用户接口（User Interface，UI）