本节将继续讲解class类的继承和覆盖、句柄的传递，以及packet包的使用，与module的区别

模块(线程)在仿真一开始便并行执行，除了每个线程会依照自身内部产生的事件来触发过程语句块之外，也同时依靠相邻模块间的信号变化来完成模块之间的线程同步。（1）module (模块)作为SV从Verilog继承过来的概念，自然地保持了它的特点，除了作为RTL模型的外壳包装和实现硬件行为，在更高层的集成层面，模块之间也需要通信和同步。最短的子线程结束就执行fork-join_any外的语句，但是fork

event事件（1）Verilog中，一个线程总是要等待一个带@操作符的事件。这个操作符是边沿敏感的，所以它总是阻塞着、等待事件的变化。资源共享的需求（semaphore）对于线程间共享资源的使用方式，应该遵循互压访问(mutexaccess)原则。

（1）类是将相同的个体抽象出来的描述方式，对象是实体。具有相同属性和功能的对象属于同一类，而不同的类之间肯有继承关系或没有联系。（2）Verilog的module+method的方式与SV的class定义有本质上的差别，class是面向对象编程，即面向对象编程的三要素：封装(Encapsulation)、继承(Inheritance)和多态(Polymorphism) 。（3）类的定义核心即是属性