linter-contrib-xsim（如果服务器上安装有vivado的话）在弹出框中搜索你要安装的插件。1. sublime插件安装。

Schematic editor，Launch, Plugins, Simulation,NC-Verilog, 随后按照菜单走就行了。在工作目录下创建一个文件 .simrc。.simrc 里加上如下内容。重启 Virtuoso。

那么如果要交付spice网表供对方进行VCS+XA仿真呢。​：需精确控制加密范围（如仅加密核心算法或敏感逻辑）。​：需快速对整个模块加密，支持不同粒度控制。

Verilog目前并不支持数组型端口，这不利于一些信号的管理（仅有System Veilog允许这样定义）一般情况下我们选择将数组合并为一个大位宽信号进行输出。

DC综合时read_verilog报错

read__verilog时，怎么读出文件夹内所有rtl文件

DW的IP要被vivado等综合还是很麻烦的，而是用synplify等综合工具，然后再嫁接到vivado中也非常麻烦。4. 对于参数化IP，可以根据不同参数分别gtech综合。1. 对DW的IP进行gtech综合。而使用的综合库是gtech。由于gtech的种类不是很多，所以一开始描述会麻烦点。很快就会形成一个完整gtech.v的库。3. 然后将design_gtech_netlist.v和gte

【转载】梳理一下芯片后端要用到的各个文件

1. 更改dbg_hub时钟，使用该语句：connect_debug_port dbg_hub/clk[get_nets‘时钟端口名’]如：connect_debug_port dbg_hub/clk [get_nets ila_0/clk].打开Synthesis中的schematic，点击对应的时钟。在net属性里可以看到。

其实仿真并未真正开始，直到弹出simvision界面。2. 在virtuoso中按照analog的方式，建立testbench的schematic，引入analog模块、数字模块，以及其他仿真激励。在config中找到数字模块，选择Mark as External HDL Text(AMS UNL only)并且准备一份.vc文件，将所有的verilog file的路径全部写在里面。引入时会报wa