对于Mwr的Header，对着协议格式分析，很容易知道第一个Header地址（32bit）是df20_2000，携带数据长度Length（以DW为单位）为1，报文类型[Fmt,Type]=0x40（表明为3DW Mwr），字节使能[last DW BE,first DW BE]=0x0f，其他信息对座入号就行了，特别注意的是TLP是大端格式，[Fmt,Type]=axis_master_tdata

所达到的频率分辨率为fd=fs/N=1024/1024=1Hz，某一点n所表示的频率为Fn=(n-1)*fs/N=n-1，每个点的模值是A的N/2倍，其中A为原始信号的峰值。在做复数FFT的时候，只会有两个峰值，对应两个频率，且每个点的模值是A的N倍，A为原始信号的峰值。此时的波形分辨率为1/T2=14kHz，小于50KHz，可以看到有两个明显的峰值，但是会发现1MHz对应的幅值为1，与原信号中该

（3）为方便管理license文件，建议在PDS软件安装目录下新建一个license文件夹存放license文件。若电脑之前未安装过则需要安装此运行库后才能运行PDS，点击“是”按钮进行安装；若电脑之前已安装过此运行库则无需再次安装，点击“否”按钮不进行安装即可。（5）选择接受许可协议，点击“I Agree”按钮，进入选择安装路径选择框，如下图所示，默认安装路径为C:\pango\PDS_2022

利用 Select Net 对话框，可以把 Debug Core 的工作时钟、 触发信号、数据信号与设计中的网线连接起来，方法是右侧选中 Debug Core 的信号，在左侧下方选中需要连接的网线，单击 Make Connections 按钮，即可以完成一条或者多条信号的连 接，所有信号都连接好之后，单击 OK 按钮。在配置位流文件后，便可将该文件下载到器件中。选中初始化链检测到的 FPGA 器件

当计数器计数到 25'd24_999_999 时，计数过程包含了从 0～26'd2499_9999 的时钟周期， 故而总时长时 25’d25_000_000 ×?在 module 之前添加文件头，文件头中包含信息有：公司，作者，时间，设计名，工程名， 模块名，目标器件，EDA 工具(版本)，模块描述，版本描述（修改描述）等信息；单个状态计数 25_000_000，即 24_999_999 = 25

（2）按照“1.FPGA&CPLD 的下载”流程进入到下载界面，选择新的.sbit 文件，右击器件 中的【Flash】，在下拉菜单中选择【Program】，等待进度条消失出现“[Verify Eflash]execute successfully…（1）生成位流文件（.sbit）后，可以把.sbit 文件下载到 FPGA 或 CPLD 中，首先将 JTAG 下载器与 PCB 板连接并上电，点击菜单