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[SVA知识点二]: System verilog 断言(assert)的基本介绍

sequence与property的异同任何sequence中的表达式都可以放到property中;任何在property中的表达式也可以搬到sequence中,但是只有在property中才能使用蕴含操作符 |->(立即检查), |=>(打一拍再检查)。property中可以例化其他property和sequence,sequence中也可以调用其他的sequence,但是不能例化propert

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