模块实例化的结果，/*[a:b]*/代表端口的输入输出宽度，/**/代表输入端口和输出端口的分界线（如果安装了verible的verible-verilog-format，整理后可以变成这样）如果你使用了coc-nvim，以下内容请这样编写（补全功能开始时，tab键切换到下一个补全选项，shift+tab切换到上一个补全选项，回车键或者空格确认补全）以下内容插入.vimrc中（请你同时阅读开头提到

在插入模式下，按下alt键（不要松开），接下来按下h，j，k，l，o，p，这些按键的功能会恢复(光标上下左右移动，开新行，黏贴)同时alt+w会删除光标所在位置的单词。

本文是的后续，请先阅读这篇文章后再查看这篇文章更新了一些功能同时修复了插件的使用的bug。

用chisel写电路代码的时候发现模块都分散在不同的文件里面，有时候很难看清楚模块连接关系，用vivado生成电路有太慢了，所以写了个可以把chisel生成的verilog（或者systemverilog）代码生成电路模块连接图的脚本。