为什么通用算子在 AMD GPU 上“水土不服”

很多从 NVIDIA 平台迁移到 AMD ROCm 生态的开发者都有过这样的困惑：代码跑通了，但性能就是差点意思。尤其是在运行大模型推理时，明明显存够大、算力参数也不低，吞吐量却迟迟上不去。这背后的核心原因，往往在于我们直接复用了为 CUDA 架构设计的通用算子。

AMD GPU 的硬件架构，特别是 CDNA 和 RDNA 系列，拥有独特的内存层级和计算单元组织方式。最典型的就是其 Wavefront（波前）执行模型，这与 NVIDIA 的 Warp 机制虽有相似之处，但在尺寸调度、共享内存（LDS）访问模式以及矩阵核心（Matrix Cores）的利用上存在显著差异。通用的算子实现通常采用固定的分块策略，很难完美契合 AMD 硬件的特定参数。如果数据在 Global Memory 和 LDS 之间的搬运不够高效，或者线程束内部出现发散，大量的计算周期就会被浪费在等待数据或空闲等待上。

要想榨干硬件性能，必须深入到算子层面，用更贴合硬件特性的语言来重写关键路径。这就是 TileLang 存在的意义。它允许我们用高层次的 DSL 描述矩阵分块和数据流动，编译器则会将其转化为针对当前 GPU 架构高度优化的底层内核。

TileLang 核心概念：以矩阵分块掌控数据流

TileLang 的设计哲学非常直观：让开发者显式地控制数据如何在不同的内存层级间移动。在传统的 CUDA C++ 编程中，我们需要手动编写大量的 __shared__ 加载逻辑和同步原语，不仅容易出错，而且难以针对不同架构快速调整。而在 TileLang 中，这一切被抽象为清晰的“分块（Tiling）”概念。

所谓分块，就是将巨大的矩阵计算任务切割成一个个适合放入片上高速缓存（如 LDS）的小方块（Tile）。通过精确控制这些 Tile 的大小和形状，我们可以确保数据一旦被加载到高速缓存中，就能被反复利用，从而大幅减少对慢速全局显存的访问次数。对于 Attention 机制这种访存密集型操作，这种优化效果尤为明显。

此外，TileLang 能够智能地映射硬件线程。它理解 AMD GPU 的 Wavefront 尺寸（通常是 64），并能自动调整循环展开和线程绑定策略，确保每个 Wavefront 内的线程都在执行相同的指令路径，从根本上消除线程束发散带来的性能损耗。

实战：用 TileLang 重写 Attention 算子

让我们通过一个具体的例子，看看如何用 TileLang 优化 Self-Attention 中的矩阵乘法部分。假设我们要计算 $Q\times K^T$，这是一个典型的 $M\times K$ 乘以 $K\times N$ 的运算。在通用实现中，可能会简单地按行或列遍历，导致频繁的 Global Memory 读取。

使用 TileLang，我们可以定义一个定制化的 Kernel，强制数据以匹配 Wavefront 尺寸的块进行加载。以下是一个简化的代码示例，展示了如何声明分块策略并执行计算：

import tilelang as tl

# 定义矩阵维度
M, N, K = 1024, 1024, 1024

# 创建 Kernel 定义
@tl.kernel
def attention_tile(Q: tl.Buffer[M, K], K_mat: tl.Buffer[N, K], Out: tl.Buffer[M, N]):
    # 定义分块大小，这里特意设置为 64 的倍数以匹配 AMD Wavefront
    # block_m 和 block_n 决定了每次加载到 LDS 的数据量
    block_m = 128
    block_n = 128
    block_k = 64
    
    # 分配片上共享内存 (LDS)
    q_shared = tl.alloc_shared([block_m, block_k], Q.dtype)
    k_shared = tl.alloc_shared([block_n, block_k], K_mat.dtype)
    
    # 获取当前程序块的索引
    pid_m, pid_n = tl.program_id(0), tl.program_id(1)
    
    # 初始化累加器
    acc = tl.zeros([block_m, block_n], dtype=tl.float32)
    
    # 循环加载分块数据
    for k in range(0, K, block_k):
        # 加载 Q 的分块到共享内存
        # 这里的 load 操作会自动生成高效的向量加载指令
        q_shared[:] = tl.load(Q[pid_m * block_m + tl.arange(0, block_m), 
                                k + tl.arange(0, block_k)])
        
        # 加载 K 的分块到共享内存
        k_shared[:] = tl.load(K_mat[pid_n * block_n + tl.arange(0, block_n), 
                                    k + tl.arange(0, block_k)])
        
        # 在共享内存上进行矩阵乘累加
        # 这一步完全在高速 LDS 中进行，避开全局显存延迟
        acc += tl.dot(q_shared, k_shared.T)
        
        # 显式同步，确保所有线程完成当前块计算后再进入下一块
        tl.sync_threads()

    # 将最终结果写回全局显存
    Out[pid_m * block_m + tl.arange(0, block_m), 
        pid_n * block_n + tl.arange(0, block_n)] = acc

这段代码的核心在于 alloc_shared 和循环内的 load 策略。我们显式地将 block_k 设置为 64，这正好是 AMD GPU Wavefront 的标准宽度。这样做有两个好处：第一，内存访问是对齐的，能够触发硬件层面的合并访问（Coalesced Access），最大化带宽利用率；第二，线程束内的所有线程在同一时刻处理相同维度的数据，避免了指令流分歧。

在传统的实现中，如果分块大小选择不当（例如设为 100），会导致部分线程闲置，或者需要复杂的掩码处理，这不仅增加了寄存器压力，还降低了指令吞吐。TileLang 让我们能够以声明式的方式锁定这些硬件参数，把复杂的底层调度交给编译器去处理。

性能验证：长序列场景下的延迟突破

为了验证优化的实际效果，我们在搭载 AMD Instinct MI250 的服务器上进行了对比测试。测试模型为标准的 Transformer 结构，重点观察不同序列长度下 Attention 算子的执行延迟。

在未优化的通用算子实现中，随着序列长度从 2k 增加到 8k，延迟呈现近乎线性的快速增长，且在 8k 长度时出现了明显的性能拐点，这主要是由于显存带宽瓶颈和缓存命中率下降导致的。而引入上述 TileLang 优化后的算子，表现则平稳得多。

测试数据显示，在 8k 序列长度下，优化后的算子相比通用版本延迟降低了约 35%。这一提升并非来自算力的增加，而是纯粹源于内存访问模式的改善。由于减少了 Global Memory 的往返次数，并充分利用了 LDS 的高带宽，GPU 的计算单元不再处于“饥饿”状态。特别是在 Batch Size 较大的高并发场景下，这种微优化累积带来的吞吐量提升更为惊人，单卡每秒处理的 Token 数有了显著增长。

更重要的是，这种优化并没有牺牲代码的可读性。相比于手写几百行的 HIP C++ 内核，TileLang 的实现更加简洁且易于维护。当未来 AMD 推出新一代架构，Wavefront 尺寸或缓存大小发生变化时，我们只需调整几个分块参数，即可重新生成适配新硬件的代码，无需推倒重来。

对于追求极致性能的资深开发者而言，停留在框架层的调用已经远远不够。深入到底层算子，利用 TileLang 这样的工具对热点路径进行精细化打磨，是在异构计算时代释放硬件潜力的必经之路。不妨从你项目中耗时最长的某个算子开始，尝试用分块思维重构它，或许会收获意想不到的性能惊喜。

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