为什么在 AMD GPU 上还要“手搓”算子？

提到 AMD GPU 的高性能计算，很多人的第一反应是 HIP。确实，HIP 作为 CUDA 的“翻译官”，让大量现有代码能跑在 ROCm 平台上，这解决了“从无到有”的问题。但对于追求极致性能的进阶开发者来说，仅仅“能跑”远远不够。在深度学习的大矩阵运算场景下，通用的编译器优化往往无法触及硬件的每一个时钟周期潜力。

这时候，我们就需要更底层的工具来“手搓”算子。TileLang 正是这样一个针对 AMD GPU 架构设计的编译优化工具。它不像 HIP 那样关注通用逻辑的移植，而是专注于如何通过精细化的内存布局（Tiling）和线程调度，把矩阵乘法这类核心算子的性能榨干。今天，我们就通过一个具体的矩阵乘法案例，看看如何用 TileLang 编写内核，并观察不同 Block 大小对执行时间的真实影响。

TileLang：不仅仅是另一种 DSL

在深入代码之前，有必要厘清 TileLang 在 ROCm 生态中的位置。如果说 HIP 是为了兼容 CUDA 生态而存在的“桥梁”，那么 TileLang 就是为了挖掘 GCN/CDNA 架构潜力而打造的“引擎”。

传统的 HIP 编程中，开发者需要手动管理 __shared__ 内存，仔细计算线程索引，稍有不慎就会导致 Bank Conflict 或者寄存器溢出。TileLang 引入了一种更接近数学描述的领域特定语言（DSL），允许开发者以“分块（Tile）”的视角来定义计算逻辑。编译器会在后端自动展开循环、优化内存访问模式，并生成高度优化的 ROCm 二进制代码（HSACO）。

对于矩阵乘法 $C=A\times B$ 这种计算密集型任务，核心难点在于如何减少全局显存（Global Memory）的访问次数。TileLang 的核心思路是将大矩阵切分成适合放入片上共享内存（LDS/Shared Memory）的小块（Tile），让数据在高速缓存中复用，从而大幅提升算力利用率。

实战：用 TileLang 编写矩阵乘法内核

假设我们需要实现一个 $M\times K$ 乘以 $K\times N$ 的矩阵乘法。在 TileLang 中，我们不需要像写 C++ 那样纠结于三重循环的边界判断，而是直接描述分块策略。

下面是一个简化的 TileLang 内核定义示例，展示了如何声明共享内存并执行分块计算：

# 伪代码示例：TileLang 矩阵乘法内核定义
@tilelang.kernel
def matmul_kernel(A: float32[M, K], B: float32[K, N], C: float32[M, N]):
    # 定义分块大小，这里假设 BLOCK_M, BLOCK_N, BLOCK_K 为编译时常量
    block_m, block_n, block_k = 64, 64, 32
    
    # 分配共享内存，这是提升性能的关键
    shared_a = allocate([block_m, block_k], dtype=float32, scope="shared")
    shared_b = allocate([block_k, block_n], dtype=float32, scope="shared")
    
    # 获取当前 Block 在全局网格中的位置
    pid_m, pid_n = get_block_id(0), get_block_id(1)
    
    # 初始化累加器
    acc = zeros([block_m, block_n], dtype=float32)
    
    # 分块循环：将 K 维度的计算拆解
    for k_tile in range(0, K, block_k):
        # 1. 加载数据到共享内存 (Cooperative Fetching)
        # 线程协作将全局内存数据搬运到 LDS
        load_shared(shared_a, A[pid_m*block_m : (pid_m+1)*block_m, k_tile : k_tile+block_k])
        load_shared(shared_b, B[k_tile : k_tile+block_k, pid_n*block_n : (pid_n+1)*block_n])
        
        # 同步屏障，确保所有线程数据加载完毕
        sync_threads()
        
        # 2. 在共享内存上进行矩阵乘累加
        # 这一步完全避开全局显存，速度极快
        acc += dot(shared_a, shared_b)
        
        # 再次同步，准备下一轮加载
        sync_threads()
    
    # 3. 将结果写回全局显存
    store_global(C[pid_m*block_m : (pid_m+1)*block_m, pid_n*block_n : (pid_n+1)*block_n], acc)

这段代码看似简单，但背后蕴含了高性能算子的几个关键要素：数据局部性（通过 shared_a 和 shared_b）、线程协作（load_shared 通常由多个线程并行完成）以及流水线隐藏（加载与计算的重叠）。TileLang 编译器会将上述逻辑翻译成高效的 HIP 指令，自动处理线程索引的映射和内存对齐问题。

性能测试：Block Size 的微妙影响

理论再好，还得看实测。在 AMD GPU（如 MI250 或 RX 7900 系列）上，分块大小（Block Size）的选择对性能有着决定性的影响。不同的 Block 配置会改变寄存器的使用量、共享内存的占用率以及波形（Wavefront）的活跃度。

为了量化这种影响，我编写了一个简单的测试脚本，对比了三种常见的 Block 配置在相同矩阵规模下的执行时间：

# 编译并运行测试脚本
# 假设 tilec 是 TileLang 的编译器前端
tilec compile matmul_kernel.tl --target=rocm --arch=gfx90a -o matmul_hsaco

# 运行基准测试，分别测试不同的 Block 配置
./benchmark_runner --config "64x64x32" --iterations 1000
./benchmark_runner --config "128x128x32" --iterations 1000
./benchmark_runner --config "32x32x64" --iterations 1000

测试结果显示出的差异非常直观：

在这个案例中，64x64x32 的配置表现最佳。当 Block 过大（如 128x128）时，每个线程块需要的寄存器数量激增，导致 GPU 的寄存器文件（Register File）成为瓶颈，限制了同时活跃的波形数量，反而降低了整体吞吐量。而 Block 过小（如 32x32）则无法充分利用共享内存的带宽优势，计算单元经常处于等待数据的状态。

这就是“手搓”算子的意义所在：通用的库函数往往采用保守的策略以适应所有场景，而通过 TileLang，我们可以针对特定的矩阵形状和硬件型号，微调这些参数，找到那个唯一的“甜蜜点”。

从编译到部署的闭环

有了优化后的内核，接下来的步骤就是将其集成到实际应用中。TileLang 生成的 HSACO 文件可以直接被 ROCm 运行时加载。如果你在使用 PyTorch 或 JAX，可以通过自定义 Extension 的方式将这些算子注册为新的 Operator。

值得注意的是，ROCm 的工具链也在不断进化。配合 rocprofiler，我们可以进一步分析内核执行时的细节，比如 L1/L2 缓存的命中率、指令发射效率等。如果发现某个版本的 TileLang 代码在特定架构上表现不佳，可以回头调整分块策略甚至修改数据布局（例如从 Row-major 改为 Column-major），然后重新编译验证。这种“编码 - 编译 - 分析 - 调优”的闭环，是挖掘 AMD GPU 潜力的标准动作。

对于不满足于调用现成库的开发者来说，TileLang 提供了一条通往底层的路径。它既保留了高级语言的抽象能力，又没牺牲对硬件细节的控制权。在 AI 模型越来越大、对算力要求越来越苛刻的今天，掌握这种针对特定硬件栈的优化能力，或许就是区分普通应用开发与高性能系统构建的关键分水岭。下次当你觉得推理速度遇到瓶颈时，不妨试试跳出框架的限制，用 TileLang 重新审视一下那些核心的矩阵运算。

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