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最终成果：一个支持周期性（基于定时器）和软件触发中断的中断生成器 IP，通过 AXI4-Lite 与 Zynq UltraScale+ PS 完全集成，可以通过 PYNQ 的 Python 接口进行控制。生成的 Verilog 文件（interrupt_generator_ip.v）包含完整的 IP 核，带有 AXI4-Lite 接口，可直接用于 Vivado 集成。中断生成器核心（interru
本文记录一次将 [Happy Figure Skill]应用于教材 *Design for Embedded Image Processing on FPGAs*（Bailey, 2nd ed.）第 15 章 *Example Applications* 的完整流程。通过 PDF 章节抽取、知识点结构化与 Prompt 编译，生成 6 套面向 GPT Image 2 的系统框图指令，并讨论标签白名
