Verilog的代码片段在GVIM/VIM中的使用

Vim其实一款Linux系统下常用的编辑器，在Windows下叫Gvim，由于其高效性，使得编程者在编写代码的时候双手甚至可以不用离开键盘，只需要输入相应的命令便可以完成整个编程。在编写Verilog HDL代码的过程中也是如此，那么如何在verilogHDL书写的过程中节省时间。

Vim插入固定代码片段

1. 由于在编写verilog中有很多语句块是大量重复的，比如如下片段在Verilog中会经常出现：

always @(*)begin	//组合逻辑块
	if ()begin
	end
	else begin
	end
end

2. 在自己编写上面语句块（Block）时，如果一个一个单词敲的话，会带来大量的时间浪费，尤其时对于打字速度还比较慢的工程师来说。所以如何在使用Vim编辑器的时候快速添加上面的语句块呢？
   gvim默认是命令模式，按i进入插入模式，输入zuhe+回车，立马自动生成always块模板。
   例如产生下面的语句块：在所在行的插入模式输入zuhe +回车
   

3. 具体的配置方法，也很简单，打开安装目录下的_vimrc文件，这就是gvim的配置文件，具体的一些固定的配置参数，可自行百度，我这里只讲最简单的一种，只需要如下列各式编辑好文件，空格就直接空格，回车用，:ab+命令+空格+代码，将编辑好的这段直接复制到_vimrc文件中，就可以使用了。
   博主_vimrc的路径：
   
   找到自己的_vimrc配置文件并打开定义为：

:ab zuhe always @(*)<Enter>begin<Enter>if ()begin<Enter><Enter>end<Enter>else begin<Enter><Enter>end<Enter>end

5. 博主比较经常使用的语句块有下面几个，分别如下：